Tesis y Trabajos de Investigación PUCP
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Ítem Texto completo enlazado Estudio de una arquitectura para corrección de errores mediante códigos Bose-Chaudhuri-Hocquenghem (BCH) para aplicaciones de nano-satélites(Pontificia Universidad Católica del Perú, 2021-07-15) Giraldo Solís, Mayte Rociel; Raffo Jara, Mario AndrésEn la comunicación satelital se transmiten datos los cuales pueden verse afectados por diversos factores como la radiación. Por esta razón, el Comité Consultivo para Sistemas de Datos Espaciales (CCSDS por sus siglas en inglés) y la Cooperación Europea para Estandarización Espacial (ECSS por sus siglas en inglés) recomiendan la implementación de códigos que permitan corregir dichos errores. Además, especifican el uso del código Bose-Chaudhuri-Hoquenghem (BCH) frente a Reed-Solomon (RS) debido a su capacidad de corrección de múltiples errores y que esto se realiza bit a bit, es decir, no importa la posición del error. Se recomienda el uso del código BCH (63,56), ya que permite corregir 1 bit errado y detectar 2, suficiente para ser implementado en un nanosatélite. Dicho código hace referencia a 56 bits para información o datos y 7 bits para el control de errores, con lo que se obtiene un total de 63 bits. El decodificador BCH consta de 3 bloques: cálculo de síndromes, localización del error y búsqueda de Chien. El bloque de mayor relevancia es el cálculo de síndrome, debido a que este permite conocer si la palabra a decodificar contiene error, y de ser así si es posible realizar la corrección. Mientras que los otros bloques usan los síndromes hallados para encontrar la posición del error. En este trabajo, se presenta un estudio del diseño de una arquitectura de un decodificador para corrección de errores mediante el código BCH (63,56), así como las consideraciones para cada uno de los bloques obteniéndose el modelo de solución.Ítem Texto completo enlazado Diseño de la arquitectura de transformada discreta directa e inversa del coseno para un decodificador HEVC(Pontificia Universidad Católica del Perú, 2018-11-13) Portocarrero Rodriguez, Marco Antonio; Villegas Castillo, Ernesto Cristopher; Raffo Jara, Mario AndrésEl empleo de video de alta resolución es una actividad muy común en la actualidad, debido a la existencia de dispositivos portátiles capaces de reproducir y crear secuencias de video, ya sea en HD o en resoluciones mayores, como 4k u 8k. Sin embargo, debido a que las secuencias de video de mayor resolución pueden llegar a ocupar grandes espacios de memoria, estas no pueden ser almacenadas sin antes realizar un proceso de compresión. Organizaciones especializadas como ITU-T Coding Experts Group e ISO/IEC Moving Picture Experts Group, han sido responsables del desarrollo de estándares de codificación de video. De esta manera, para mejorar la transmisión de video y poder obtener resoluciones cada vez mayores, se llevó a cabo el desarrollo del estándar de codificación HEVC o H.265, el cual es el sucesor al estándar H.264/AVC. El presente trabajo de tesis está centrado en el módulo de Transformada Discreta e Inversa del Coseno (DCT e IDCT), el cual forma parte del estándar HEVC y su función es hallar los coeficientes en el dominio de la frecuencia de muestras, para poder cuantificarlas y reducir su número. Se realizó el diseño la arquitectura, tomando en consideración la capacidad de procesamiento de pixeles requerida por el estándar, la frecuencia de operación de circuito y la cantidad de recursos lógicos usados. La arquitectura fue descrita en el lenguaje Verilog HDL y fue sintetizada para dispositivos Zynq – 7000 de la empresa Xilinx. La verificación funcional del circuito fue realizada mediante el uso de Testbenchs en el software ModelSim. Para verificar el funcionamiento de la arquitectura diseñada, se utilizó el software MATLAB para obtener los resultados esperados y se compararon con los obtenidos en la simulación funcional del circuito. La frecuencia máxima de operación fue hallada mediante la síntesis de la arquitectura, la cual llegó a ser de 135 MHz, que es equivalente al procesamiento de secuencias de vídeo de resolución 4k o 3840x2160 pixeles a 65 fps.