Ingeniería Electrónica
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Ítem Texto completo enlazado Design of a DVB-S2 compliant LDPC decoder for FPGA(Pontificia Universidad Católica del Perú, 2021-09-22) Montaño Gamarra, Guillermo Daniel; Raffo Jara, Mario AndrésLow Density Parity Check codes presents itself as the dominant FEC code in terms of performance, having the nearest performance to the Shannon limit and proving its usefulness in the increasing range of applications and standards that already used it. Low power devices are not except of this rapid development, where it emerges the necessity of decoders of low power without totally sacrificing performance or resource usage. The present work details the devolopment of a LDPC decoder compliant with the DVB-S2 standard for digital television, motivated for its already established use in uplink and downlink satellite applications and its great performance at large code lengths. This research presents the study of the min-sum algorithm and the design of the elements that conform the core decoder, including both functional units (variable and check nodes), memory blocks and routing network. In the context of DVB-S2, it focused exclusively in the prototyping of the inner LDPC decoder and targets FPGA as platform. A variety of design strategies are applied in the design of the core, including the optimal selection of the architecture and the schedule policy, the design of the control unit as a Algorithmic State Machine (ASM) and the inclusion of specialized modules to reduce the number of clock cycles per decoding process, such as early stopping. The selected features for this work are code length of 64800 bits and code rate equal to 1/2. The selected architecture is partially parallel with flooding schedule and operates over binary symbols (Galois field GF(2)). For testing, it assumes a channel with AWGN and BPSK modulation, so the demodulator feeds soft decision information of each symbol based on both assumptions. The design has been validated using different verification methodologies according to complexity and predictability of each part or the whole system. Obtained results show the decoder, when configured for a maximum of 10 iterations, has a BER performance of 10-3 at a SNR of 2 dB, having an advantage of 1 dB respect to previous published Works [1]. It uses 60363 slice LUT and 23552 slice registers when synthesized in the Virtex 7 xc7vx550t FPGA from Xilinx, a reduction of 10% in resource usage from [1]. It achieves a maximum frequency operation of 194 Mhz and a throughput of 142.99 Mbps at worst case. The top energy per bit rate is 18.344 nJ/bit.Ítem Texto completo enlazado Diseño de un sistema receptor de televisión vía satélite para zonas rurales en el departamento de Cajamarca(Pontificia Universidad Católica del Perú, 2011-11-28) Bozzeta Valdivia, Giusseppe StefanoDado que en el Perú hay pueblos que aún no cuentan con señal televisiva de carácter nacional y debido a las dificultades que radican en el difícil acceso hacia estos poblados ya sea por su geografía o debido al variante clima, se requiere el estudio y documentación del desarrollo de un sistema para transmitir señales de televisión que permita cubrir estas necesidades a un bajo costo y sobrellevando las dificultades presentes en esta parte del territorio nacional. El objetivo es diseñar un sistema para la recepción de señales televisivas para zonas rurales a través de un sistema TVRO. Para dar solución a este problema se analizaron métodos como el IPTV, los sistemas satelitales y de señales por línea de vista, siendo el medio satelital el más adecuado para el estudio de un medio eficaz para llevar señales de televisión a zonas rurales de Cajamarca. Se considera la recepción inicial del canal del estado (TV Perú) a través del satélite Intelsat 14 45ºW por medio de un sistema TVRO determinando los componentes adecuados para la banda C, luego esta señal será transformada a la banda III de VHF (canal 7 analógico) para poder ser transmitido en baja potencia a todo el pueblo. El presente documento se encuentra estructurado en cuatro capítulos de la siguiente manera: el capítulo 1 presenta la importancia de los sistemas de información por televisión y la problemática nacional actual; el capítulo 2 muestra las tecnologías actualmente usadas y sus características; el capítulo 3 constituye la metodología a aplicar para el estudio de la recepción de televisión y el capítulo 4 comprende la propuesta de modelo del sistema de comunicación. En consecuencia, la recepción y posterior retransmisión de señales televisivas de carácter nacional disminuirán la brecha social y tecnológica que sufren ciertas zonas rurales, permitirá el aumento de conocimientos acerca de los mercados donde podrán comerciar y permitirá conocer nuevas técnicas para el desarrollo de sus labores económicas.Ítem Texto completo enlazado Diseño de una arquitectura para la interpolación de quarter-pixel para estimación de movimiento según el formato H.264/AVC empleado en el estándar SBTVD de televisión digital terrestre(Pontificia Universidad Católica del Perú, 2011-11-03) Villegas Castillo, Ernesto CristopherLa reciente adopción del estándar de transmisión Japonés-Brasileño de TV Digital (SBTVDT) por parte del gobierno peruano ha motivado a realizar investigaciones en torno a este estándar por su naturaleza de “estándar abierto” permitiendo cooperar con un aporte significativo para su desarrollo. Uno de los campos más interesantes en torno al SBTVD-T es el formato de compresión de video digital en el cual se basan los codificadores/decodificacores (CODEC’s). Los CODEC’s del estándar SBTVD-T utilizan el formato de compresión H.264/AVC, desarrollado por el Joint Video Team (JVT), el cual posee mayor tasa de compresión en comparación con sus predecesores debido a la alta complejidad computacional que presentan sus algoritmos. El presente trabajo de tesis trata sobre el módulo de Estimación de Movimiento que forma parte del proceso de Inter-Predicción del Codificador H.264/AVC, el cual presenta la mayor complejidad computacional de todos los procesos del Codificador H.264/AVC. Para el presente trabajo se desarrolló este módulo tomando en cuenta una de las principales innovaciones del formato H.264/AVC: el algoritmo de Estimación de Movimiento Fraccional con precisión Quarter-Pixel o 0.25 píxeles. El objetivo del presente trabajo es aplicar este algoritmo para transmisión de video digital en tiempo real considerando que será utilizado para plataformas de dispositivos portátiles cuyas características buscan reducir el consumo de energía y el espacio de hardware. Este algoritmo fue implementado en una aplicación en el entorno de programación MATLAB®, en base a un software de referencia disponible en el portal del grupo que los desarrolló, cuyos resultados se contrastaron con los obtenidos por la simulación de la arquitectura hardware. Posteriormente se diseño la arquitectura en base a artículos revisados para luego plantear modificaciones que mejoren la frecuencia de procesamiento y la optimización de la cantidad de recursos lógicos requeridos. La arquitectura fue descrita en el lenguaje de descripción de hardware VHDL, sintetizada para los dispositivos FPGA de la familia Cyclone II y Stratix II de la compañía Altera® y se realizó la verificación funcional por medio de Testbenchs utilizando la herramienta ModelSim de ALTERA. De los resultados de la síntesis de la arquitectura se obtuvo la frecuencia de operación y por simulación se verificó las cantidades de ciclos de reloj por operación, con lo que se pudo fundamentar que la arquitectura diseñada para ser implementada en un FPGA de la familia Cyclone II de la compañía ALTERA es capaz de procesar secuencias de video HDTV (1920x1080 píxeles) a una tasa de 30 cuadros por segundo, es decir en tiempo real.