Tesis y Trabajos de Investigación PUCP
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Ítem Texto completo enlazado Propuesta técnica que permita canalizar nuevas frecuencias en la banda de FM(Pontificia Universidad Católica del Perú, 2024-06-26) Yamunaqué Santos, Jesús Alexánder; Silva Cárdenas, Carlos BernardinoLa presente tesis tiene por objetivo desarrollar una propuesta técnica que permita canalizar nuevas frecuencias para el servicio de radio FM en los planes de canalización (en adelante, canalizaciones) de las localidades del servicio secundario de Lima y Callao; toda vez que, existe poca o nula disponibilidad de frecuencias en las localidades mencionadas, lo que conlleva a que los radiodifusores ilegales que operan alguna estación de radio FM y desean formalizarse solicitando la asignación o autorización de alguna frecuencia ante el “Ministerio de Transportes y Comunicaciones (MTC)”, esta sea declarada improcedente debido a que en dichas localidades no existe frecuencias disponibles. Para ello, se realizará un análisis de la norma técnica del servicio de radio FM aprobada en nuestro país, comparándola con la normativa de países vecinos, y también teniendo en cuenta las recomendaciones de la “Unión Internacional de Telecomunicaciones (UIT)”, con el fin de proponer nuevos parámetros técnicos que permitan reducir la separación de canales en la banda de FM, y reducir la separación de la asignación de frecuencias entre las estaciones del servicio primario y secundario, permitiendo así hacer un mejor uso del espectro radioeléctrico, y con ello obtener nuevas frecuencias que puedan ser canalizadas para el servicio de radio FM de las localidades del servicio secundario de Lima y Callao.Ítem Texto completo enlazado Cosecha de energía a partir de sistemas piezoeléctricos(Pontificia Universidad Católica del Perú, 2024-05-15) Fierro Parra, Ronald Kevin; Silva Cárdenas, Carlos BernardinoEn el presente trabajo de tesis se propone un circuito optimizado de cosecha de energía piezoeléctrica. Este circuito presenta un modelo que depende de la arquitectura y estrategia de conmutación que se basa en la arquitectura de cosecha de energía sincronizada de interruptores en inductores (SSHI). La eficiencia de la cosecha de energía se lleva a cabo gracias al circuito paralelo de SSHI (P-SSHI) y el circuito serie de SSHI (S-SSHI) que por sí solas logran mejorar la eficiencia en la cosecha de energía. La integración de estos dos circuitos permite reducir, en mayor porcentaje, la disipación de energía en el proceso de cosechar energía piezoeléctrica. Esto debido a que el circuito P-SSHI acelera la carga (descarga) del capacitor intrínseco del transductor piezoeléctrico debido a la conexión en paralelo de un inductor y el circuito S-SSHI aprovecha la energía transferida al inductor. Se utilizó el software Proteus 8 Profesional para realizar la implementación del circuito propuesto y las simulaciones a distintas frecuencias para comprobar la eficiencia en la cosecha de energía. Los resultados de potencia recolectada que se obtuvieron en comparación con un circuito de referencia que se encuentra en el estado del arte son de 3.8 veces mayor dentro de un rango de operación con frecuencia de 5 Hz a 30 HzÍtem Texto completo enlazado Diseño y simulación de un circuito de arranque basado en la carga de empuje de Dickson para aplicaciones de cosecha de energía(Pontificia Universidad Católica del Perú, 2023-11-10) Pizarro Salvador, Diego Paul; Silva Cárdenas, Carlos BernardinoSegún Ericsson, líder mundial en despliegue 5G, la cantidad de dispositivos de Internet de las Cosas (IoT por sus siglas en inglés) han aumentado año tras año en promedio 15% desde el 2014. Este constante crecimiento hizo que en 2020 estos superen a la cantidad de celulares, laptops, tablets, computadoras de escritorio y teléfonos fijos combinados. Como todo dispositivo electrónico, necesitará de una fuente de alimentación local; sin embargo, al considerar tal cantidad de dispositivos a nivel mundial, esto supone un gran reto; especialmente en zonas remotas donde, en algunos casos, no se podría conectar a la red eléctrica convencional. Por ello, una alternativa en las zonas remotas debe tener como características principales una fuente "eterna" y de muy bajo o nulo mantenimiento por los costos de acercamiento a estas zonas. En consecuencia, el recolectar/cosechar (harvest) la energía de los alrededores es una opción ideal para estas aplicaciones. La cosecha de energía es el método por el cual se puede aprovechar la energía natural omnipresente en ciertas áreas; por ejemplo, la energía térmica, ya que no importe el lugar donde nos encontremos, siempre estará presente la temperatura. Es por esto por lo que la presente tesis consiste en diseñar un circuito que eleve el bajo voltaje obtenido de la cosecha de energía de una diferencia de temperatura para alimentar circuitos de bajo consumo en zonas remotas. Para ello, se tomará como base el Circuito Elevador de Voltaje de Empuje de Dickson (Dickson Charge Pump en inglés, DCP). El primer objetivo es diseñar y simular el circuito de arranque en base a su modelo matemático teniendo en cuenta la eficiencia del número de etapas. Además, el segundo objetivo es analizar cómo varían los parámetros eléctricos de la salida del circuito al cambiar los parámetros del modelo matemático, así también como identificar las limitaciones de este modelo.Ítem Texto completo enlazado Optimización de la etapa de rectificación de un circuito de cosecha de energía de doble banda: 2.4 GHz y 5.4 GHz(Pontificia Universidad Católica del Perú, 2023-03-02) Romero Leiva, Darien Breiner; Silva Cárdenas, Carlos BernardinoLa cosecha de energía es una técnica que permite obtener pequeñas cantidades de energía. Esta energía puede almacenarse para su uso posterior. En el caso de la cosecha de energía de radiofrecuencia o a partir de ahora RF, la energía proviene de ondas electromagnéticas. Mediante esta técnica, se puede alimentar circuitos de muy bajo consumo de energía, del orden de los μJ. Para implementar la cosecha de energía es importante conocer conceptos relacionados que permitan tener una visión global de las ventajas y limitaciones de esta técnica. Por ello, en el capítulo 2, se presenta conceptos como la ecuación de transmisión de Friis, adaptación de impedancias, elevación de voltaje pasivo, parámetros de eficiencia, topologías de rectificación y gráficas de análisis de rendimiento los cuales serán útiles en el capítulo siguiente. En el capítulo 3, se presenta el procedimiento de diseño de la etapa de rectificación del circuito de cosecha de energía de doble banda: 2.45 GHz y 5.49 GHz, así como las pruebas realizadas por simulación, gráficas de resultados y análisis de estos resultados. Estos valores de frecuencia elegidos corresponden a las frecuencias centrales aproximadas usadas por el estándar IEEE 802.11 a/b/g/n o mayormente conocido como Wifi. Finalmente, se muestra que se logró hacer la cosecha de energía para señales de baja potencia entre -10 dBm y -20 dBm. Además, se obtuvo eficiencias máximas de 45.9% y 32.19 para las frecuencias de 2.45 GHz y 5.49 GHz respectivamente dentro del rango de potencias estudiado.Ítem Texto completo enlazado Evaluación eléctrica y física de métodos de generación de redes lógicas para compuertas estáticas CMOS complementarias (SCCG)(Pontificia Universidad Católica del Perú, 2023-03-02) Perez Ramirez, Jair Moises; Silva Cárdenas, Carlos BernardinoRecientemente la evolución de la industria de la microelectrónica ha permitido el desarrollo de herramientas de diseño electrónico automático (EDA), las cuales tienen por objetivo optimizar el proceso de diseño de circuitos integrados (IC). Tradicionalmente en la creación de un IC se suele utilizar el enfoque de diseño de celdas estándar; no obstante, este tipo de flujo de diseño se encuentra limitado por la cantidad de compuertas lógicas que estén definidas en la librería utilizada. Es por ello que diversos estudios han realizado investigaciones respecto a la optimización de circuitos por Compuertas CMOS Estáticas Complementarias (SCCG). En la literatura podemos encontrar diversas estrategias de diseño de compuertas SCCG; sin embargo, la métrica que se usa para definir el mejor arreglo es la cantidad de transistores, la cual carece de otros análisis concernientes a los parámetros eléctricos y físicos. Es por ello que en este trabajo de tesis se plantea evaluarlas redes de transistores SCCG generadas por el framework SwitchCraft mediante un análisis eléctrico realizado con el software CADENCE y un análisis físico de los layouts generados por medio de la herramienta ASTRAN.Ítem Texto completo enlazado Diseño de un procesador criptográfico de curvas elípticas para el dispositivo WISP(Pontificia Universidad Católica del Perú, 2023-03-02) Mendez Cabana, Igor Ivan; Silva Cárdenas, Carlos BernardinoEl internet de las cosas (IoT) está creciendo a un ritmo acelerado y con ello las redes de sensores están tomando una mayor importancia. Los nuevos avances se enfocan en disminuir los costos, facilitar la implementación y la escalabilidad de estas redes. En este sentido, la tecnología RFID es una alternativa que brinda mejoras en estos aspectos. Esto se debe a que al no usar baterías para la implementación de los nodos permite que sean más baratos y brinda más capacidad de conectividad. La plataforma WISP (Wireless Identification Sensing Platform) es una etiqueta RFID programable que facilita el desarrollo de nodos RFID y que ha facilitado la investigación de nuevos protocolos de comunicación y de seguridad en RFID. Por otro lado, un problema que afecta la adopción de esta tecnología es el gran incremento de ciberataques a nodos IoT en los últimos años. Esto se debe principalmente a su baja seguridad ya que con sus limitaciones en recursos de hardware y energía se dificulta desarrollar criptografías en software óptimas. En este trabajo se presenta la arquitectura de un procesador criptográfico de Curvas elípticas (ECC) de bajo consumo energético para un FPGA y que cumple con las limitaciones energéticas para ser utilizado con la etiqueta WISP. Además, el procesador propuesto soporta operaciones sobre GF(p) en curvas Weierstrass. Por otro lado, la operación de multiplicación modular se realiza utilizando el algoritmo Multiple Word Radix-2 Montgomery Multiplication (MWR2MM). De esta manera se puede implementar una arquitectura con forma de matriz sistólica lo que permite un alto nivel de paralelización y pipelining. Finalmente, se disminuyen las transiciones de señales y se eliminan los glitches que generan consumo energético innecesario. Se realizó la simulación utilizando un campo de 192 bits en el FPGA igloo AGL1000V2. Como resultado se obtuvo una latencia de 4,157,358 ciclos de reloj. Además, a una frecuencia de 6MHz se obtuvo una potencia de 5.74 mW lo cual implica que, a medio metro de distancia de la antena, la etiqueta WISP necesitará 1.6 segundos para completar una operación de multiplicación de punto.Ítem Texto completo enlazado Estudio comparativo de topologías SC DC-DC y diseño de una topología serie-paralelo para fines de cosecha de energía(Pontificia Universidad Católica del Perú, 2021-02-23) Taboada Falcón, José Miguel; Silva Cárdenas, Carlos BernardinoEl uso de nodos de sensores wireless,en inglés: wireless sensors node (WSN), se ha vuelto popular en los últimos años. Estos dispositivos tienen aplicaciones tanto en salud, estilo de vida de las personas, en recolección de información en las industrias y en el mantenimiento predictivo de las estructuras. Lamentablemente, el uso de estos dispositivos no ha sido masificado debido a que el tiempo de vida y la densidad de potencia de las baterías limitan drásticamente el uso estos. Estas limitaciones pueden ser superadas a través del uso de la cosecha de energía para poder recargar las baterías. La cosecha de energía es una técnica que se basa en la recolección y uso de algún tipo de energía presente en el ambiente. Los cosechadores de energía necesitan de un conversor DC-DC para acondicionar el voltaje de salida del cosechador a un voltaje con el cual el dispositivo wireless funcione correctamente. El tipo de conversores DC-DC usados para esta aplicación son los conversores DC-DC a base de capacitores conmutados (SC DC-DC) ya que poseen una alta densidad de potencia, tienen un alto porcentaje de eficiencia de potencia y son compatibles con la tecnología CMOS.Ítem Texto completo enlazado Diseño de una solución para mejorar el servicio ONE-SEG de la televisión digital terrestre en el Perú(Pontificia Universidad Católica del Perú, 2021-01-18) Huerta Valdivia, Alfredo Renzo; Silva Cárdenas, Carlos BernardinoEn esta tesis se trata de realizar un estudio sobre los estándares de Televisión Digital Terrestre, y realizar una propuesta para mejorar el servicio de Televisión Digital Terrestre para dispositivos portátiles en el Perú. Desde su despliegue, la Televisión Digital Terrestre, en sus diferentes estándares ISDB-T, ATSC, DTMB, DVB, ha mejorado la calidad de la señal de televisión, además de brindar servicios adicionales como la Guía Electrónica, servicios de alerta temprana, interactividad, entre otros. Estos estándares fueron seleccionados cuando existía un ecosistema tecnológico muy diferente al que se tiene actualmente y, al que, dentro de pocos años, vendrá. Debido a esto, los estándares estaban enfocados en cubrir las necesidades no tan exigentes de los equipos de recepción portátiles de televisión digital terrestre, como, por ejemplo, la calidad de la señal recibida en estos receptores, la cual no tenía que ser de alta definición, ya que los equipos receptores portátiles no contaban con pantallas que soportaran esa calidad. Esto provoco que los estándares, con la finalidad de hacer un uso eficiente del espectro, asignaran un ancho de banda pequeño para este servicio, por lo cual la capacidad también era muy reducida. Como consecuencia de esto, la compresión aplicada a esta señal de televisión es muy alta, lo cual genera que esta señal tenga una calidad muy baja. En la actualidad, los equipos de recepción portátil han mejorado, cuentan con mejores características, por ejemplo, ahora sus pantallas tienen una resolución muy superior a la que se tenía anteriormente, por lo cual, estos estándares también mejoraron y aparecieron los estándares de Televisión Digital Terrestre en Movilidad, ATSC 3.0, ISDB-Tmm, DVB-NHG, AT-DMB. Además, ahora, casi todos estos dispositivos cuentan con la tecnología necesaria para conectarse a internet. En este contexto, las casas radiodifusoras, tienen la oportunidad de generar nuevos servicios y dar un valor agregado a los actuales, aprovechando el acceso a internet y la señal de televisión, con el cual podrían generar nuevos modelos de negocios. También, debemos tomar en cuenta que actualmente las OTT, están brindando servicios que permite acceder a distintos contenidos audiovisuales bajo demanda, lo cual las vuelve competidoras directas de las casas radiodifusoras. Con esta mejora en los estándares y el acceso a internet con el que cuentan los dispositivos, se espera que las casasÍtem Texto completo enlazado Estudio del diseño de un procesador criptográfico de Curvas Elípticas para el dispositivo WISP(Pontificia Universidad Católica del Perú, 2020-10-15) Mendez Cabana, Igor Ivan; Silva Cárdenas, Carlos BernardinoEl rápido avance del internet de las cosas ha supuesto plantear nuevas maneras de implementar las redes de sensores. Es así como la tecnología RFID se ha ido tornando cada vez más atractiva como una alternativa que no requiere el uso de baterías. La plataforma WISP (Wireless Identification Sensing Platform) es uno de los dispositivos que más ha permitido impulsar el desarrollo de sensores RFID. WISP es la primera etiqueta RFID computacional, es decir, que permite programar un algoritmo básico en su memoria. Sin embargo, al igual que con las redes de sensores actuales, estos dispositivos suelen ser blancos fáciles de atacantes cibernéticos ya que son un punto débil en la red debido a sus limitaciones en recursos de hardware y energía que dificultan desarrollar criptografías en software eficientes. En este trabajo se presenta un estudio sobre el diseño de una arquitectura para un procesador criptográfico de Curvas elípticas (ECC) de bajo consumo energético implementado que cumple con las limitaciones energéticas para ser utilizado con la etiqueta WISP. Este trabajo está basado en las arquitecturas propuestas por Ahmad Salman [1] y Siddika Berna [2].Ítem Texto completo enlazado Diseño de una arquitectura para estimación de movimiento fraccional según el estándar de codificación HEVC para video de alta resolución en tiempo real(Pontificia Universidad Católica del Perú, 2016-07-21) Soto León, Jorge Guillermo Martín; Silva Cárdenas, Carlos BernardinoLas labores de organizaciones especializadas como ITU-T Video Coding Experts Group e ISO/IEC Moving Picture Experts Group han permitido el desarrollo de la codificación de video a lo largo de estos años. Durante la primera década de este siglo, el trabajo de estas organizaciones estuvo centrado en el estándar H.264/AVC; sin embargo, el incremento de servicios como transmisión de video por Internet y redes móviles así como el surgimiento de mayores resoluciones como 4k u 8k llevó al desarrollo de un nuevo estándar de codificación denominado HEVC o H.265, el cual busca representar los cuadros de video con menor información sin afectar la calidad de la imagen. El presente trabajo de tesis está centrado en el módulo de Estimación de Movimiento Fraccional el cual forma parte del codificador HEVC y presenta una elevada complejidad computacional. En este trabajo, se han tomado en cuenta las mejoras incluidas por el estándar HEVC las cuales radican en los filtros de interpolación empleados para calcular las muestras fraccionales. Para verificar el algoritmo, se realizó la implementación del mismo utilizando el entorno de programación MATLAB®. Este programa también ha permitido contrastar los resultados obtenidos por medio de la simulación de la arquitectura. Posteriormente, se diseñó la arquitectura teniendo como criterios principales la frecuencia de procesamiento así como optimizar la cantidad de recursos lógicos requeridos. La arquitectura fue descrita utilizando el lenguaje de descripción de hardware VHDL y fue sintetizada para los dispositivos FPGA de la familia Virtex los cuales pertenecen a la compañía Xilinx®. La verificación funcional fue realizada por medio de la herramienta ModelSim empleando Testbenchs. Los resultados de máxima frecuencia de operación fueron obtenidos por medio de la síntesis de la arquitectura; adicionalmente, por medio de las simulaciones se verificó la cantidad de ciclos de reloj para realizar el algoritmo. Con estos datos se puede fundamentar que la arquitectura diseñada es capaz de procesar secuencias de video HDTV (1920x1080 píxeles) a una tasa de procesamiento mayor o igual a 30 cuadros por segundo.