Tesis y Trabajos de Investigación PUCP
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Ítem Texto completo enlazado Diseño de una bomba de carga en tecnología CMOS(Pontificia Universidad Católica del Perú, 2015-07-08) Rodríguez Mecca, Luis Enrique; Saldaña Pumarica, Julio César; Raygada Vargas, Erick LeonardoLos circuitos integrados (chips), presentes en la mayoría de sistemas electrónicos, vienen evolucionando en términos de la complejidad de la función que realizan. Para lograr eso, los procesos de fabricación de circuitos integrados mejoran continuamente en términos de las dimensiones mínimas de los dispositivos que pueden ser integrados. Esa miniaturización constante demanda que la tensión de alimentación de los chips sea disminuida, pues de lo contrario los dispositivos más pequeños del sistema estarían sometidos a campos eléctricos suficientemente elevados para damnificar a su estructura. Lamentablemente algunas funciones realizadas en los circuitos integrados requieren de tensiones mayores a la impuesta por la integridad de los dispositivos de dimensiones mínimas. En estos casos se utilizan dispositivos mayores y se necesita de algún circuito que genere esa tensión mayor que la tensión de alimentación. La presente tesis trata del diseño de una bomba de carga que realiza la función de duplicar la tensión de alimentación. Dicho circuito está compuesto por transistores y condensadores de un proceso de fabricación CMOS que permite la formación de canales de 350nm de longitud mínima. Para concluir satisfactoriamente el diseño, se analizaron las relaciones entre parámetros de funcionamiento del circuito y parámetros de diseño tales como dimensiones geométricas de los canales de los transistores y condensadores, corriente de polarización de los transistores y atrasos entre señales digitales de control. Como resultado de ese análisis se propone un procedimiento de diseño de la bomba de carga y se aplica dicho procedimiento al diseño de circuitos con unas determinadas especificaciones de funcionamiento. Las especificaciones verificadas con herramientas de simulación son: 65 μA de corriente de salida nominal, 12,5pF de capacitancia de carga, rango de tensión de alimentación desde 1,5V hasta 3,3V, rango de tensión de salida desde 2,4V hasta 6V y una eficiencia máxima de 80%Ítem Texto completo enlazado Diseño de circuito de protección contra extracción de información secreta en tarjetas inteligentes(Pontificia Universidad Católica del Perú, 2014-07-22) Garayar Leyva, Guillermo Gabriel; Saldaña Pumarica, Julio CésarEn el presente trabajo de tesis se realizó el diseño de un circuito de protección contra ataques del tipo Differential Power Analysis (DPA) aplicado a tarjetas inteligentes. Este tipo de tarjetas presenta la misma apariencia física de una tarjeta de crédito pero en su estructura cuenta con un circuito integrado. Se utilizó la tecnología AMS 0.35m de la compañía Austriamicrosystem, y se aplicó la técnica denominada Atenuación de Corriente. Esta se basa en la implementación de un circuito ubicado entre la fuente de alimentación y el procesador criptográfico de la tarjeta inteligente, el cual logra disminuir las variaciones de consumo de corriente presentes durante una operación criptográfica. El circuito de protección se dividió en tres bloques: Sensor de Corriente, Amplificador de Transimpedancia e Inyector de Corriente. Cada uno de estos bloques fue diseñado tomando criterios del diseño de circuitos integrados analógicos, tales como consumo de potencia, área ocupada y ganancia. Para esta etapa de diseño se utilizó el modelo Level 1 del transistor MOSFET. Posteriormente, se realizaron simulaciones a cada uno de los bloques del circuito de protección usando el software Cadence. Finalmente, una vez alcanzados los requerimientos establecidos, se procedió al desarrollo del layout físico del circuito diseñado. El circuito diseñado logra una atenuación de las variaciones de consumo de corriente del 86%. Entre sus principales características se puede mencionar que consume 35.5mW , ocupa 2 60000m y presenta 96MHz de ancho de banda.Ítem Texto completo enlazado Comparación entre estructuras de linealización de transconductores en tecnología CMOS(Pontificia Universidad Católica del Perú, 2012-09-21) Alfaro Purisaca, Paul Anthony; Saldaña Pumarica, Julio CésarEn este trabajo de tesis se presenta el análisis y la comparación de un conjunto de estructuras de linealización de transconductores. Los transconductores son circuitos utilizados en la implementación de filtros integrados analógicos que reemplazan a los resistores los cuales ocupan demasiada área dentro del circuito integrado. En el caso de la adquisición de señales ECG, se requieren de filtros que trabajen en bandas en el orden de mHz a cientos de Hz y eso implica que los valores de transconductancia se encuentren en el orden de los pS a nS. Obtener estos valores de transconductancia manteniendo un rango lineal adecuado representa un gran desafío para el diseñador de este tipo de bloques analógicos, siendo necesario emplear alguna estructura de linealización. Sin embargo, se debe realizar un análisis cuidadoso del efecto de estas estructuras en parámetros como ruido y offset. Un punto importante en esta tesis es el desarrollo de ecuaciones que modelan el comportamiento eléctrico de las estructuras de linealización. Estas permiten obtener de manera rápida y efectiva un amplio panorama de los principales compromisos entre los parámetros de desempeño: transconductancia, rango lineal, ruido, consumo de corriente y offset. Cabe mencionar que estas ecuaciones fueron obtenidas utilizando el modelo matemático ACM (Advanced Compact Mosfet Model) del transistor MOS. Este modelo es válido en todas la regiones de operación del transistor y en todos los niveles de inversión, es decir, utilizando una única ecuación se puede modelar el comportamiento del transistor en todas las condiciones. Debido a esto, las ecuaciones desarrolladas en esta tesis para las arquitecturas de linealización son válidas para todas las condiciones de polarización de los transistores, lo cual representa un aporte importante del presente trabajo. Se realizó el análisis de tres estructuras de linealización: par diferencial con resistencias de degeneración, estructura propuesta por Krummenacher y Joehl [1] y la estructura propuesta por Silva Martinez [2]. La especificación de diseño fue que el rango lineal sea el máximo posible para una transconductancia de 10nS y una desviación estándar del offset menor a 5mV. El proceso de fabricación considerado para el diseño tiene 0,35μm como mínima longitud de canal.