Tesis y Trabajos de Investigación PUCP
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Ítem Texto completo enlazado Diseño de una bomba de carga en tecnología CMOS(Pontificia Universidad Católica del Perú, 2015-07-08) Rodríguez Mecca, Luis Enrique; Saldaña Pumarica, Julio César; Raygada Vargas, Erick LeonardoLos circuitos integrados (chips), presentes en la mayoría de sistemas electrónicos, vienen evolucionando en términos de la complejidad de la función que realizan. Para lograr eso, los procesos de fabricación de circuitos integrados mejoran continuamente en términos de las dimensiones mínimas de los dispositivos que pueden ser integrados. Esa miniaturización constante demanda que la tensión de alimentación de los chips sea disminuida, pues de lo contrario los dispositivos más pequeños del sistema estarían sometidos a campos eléctricos suficientemente elevados para damnificar a su estructura. Lamentablemente algunas funciones realizadas en los circuitos integrados requieren de tensiones mayores a la impuesta por la integridad de los dispositivos de dimensiones mínimas. En estos casos se utilizan dispositivos mayores y se necesita de algún circuito que genere esa tensión mayor que la tensión de alimentación. La presente tesis trata del diseño de una bomba de carga que realiza la función de duplicar la tensión de alimentación. Dicho circuito está compuesto por transistores y condensadores de un proceso de fabricación CMOS que permite la formación de canales de 350nm de longitud mínima. Para concluir satisfactoriamente el diseño, se analizaron las relaciones entre parámetros de funcionamiento del circuito y parámetros de diseño tales como dimensiones geométricas de los canales de los transistores y condensadores, corriente de polarización de los transistores y atrasos entre señales digitales de control. Como resultado de ese análisis se propone un procedimiento de diseño de la bomba de carga y se aplica dicho procedimiento al diseño de circuitos con unas determinadas especificaciones de funcionamiento. Las especificaciones verificadas con herramientas de simulación son: 65 μA de corriente de salida nominal, 12,5pF de capacitancia de carga, rango de tensión de alimentación desde 1,5V hasta 3,3V, rango de tensión de salida desde 2,4V hasta 6V y una eficiencia máxima de 80%Ítem Texto completo enlazado Diseño de un generador de números aleatorios para aplicaciones de criptografía en tarjetas inteligentes(Pontificia Universidad Católica del Perú, 2015-06-26) Bejar Espejo, Eduardo Alberto Martín; Saldaña Pumarica, Julio César; Raygada Vargas, Erick LeonardoLa generación de números aleatorios es un punto clave en los sistemas criptográficos,su desempeño depende del nivel de aleatoriedad que son capaces de generar. Particularmente, en aplicaciones móviles estos generadores de números aleatorios están sujetos a fuertes restricciones a nivel de diseño de circuito integrado. En la presente tesis se realizó el diseño y simulación de un circuito generador de números aleatorios en tecnología CMOS 0.35 m para el procesador criptográfico de una tarjeta inteligente (Smart Card). El método de generación consiste en el muestreo de un oscilador con jitter elevado, el cual permite dividir al circuito en tres bloques principales. El primero de ellos es el oscilador que fija la frecuencia de muestreo cuyo periodo debe ser mucho más pequeño, en promedio, que el del oscilador con jitter elevado. El segundo bloque consiste en el circuito muestreador, implementado mediante un flip flop tipo T. El tercer bloque es el oscilador afectado por jitter del cual depende, en gran medida, la calidad de los números aleatorios generados. Este consiste en un oscilador triangular donde el ruido térmico, introducido por un par de resistencias, es amplificado. Estos tres bloques, trabajando de manera conjunta, generan los números aleatorios cuya calidad se analizó mediante los algoritmos propuestos por el National Institute of Standards and Technology (NIST) para verificar si el generador es lo suficientemente aleatorio como para ser utilizado en aplicaciones criptográficas. La estructura del presente documento se detalla a continuación. En el primer capítulo se definió el problema a resolver. En el segundo capítulo, se revisaron los conceptos teóricos fundamentales relacionados a los números aleatorios y tecnología CMOS, asimismo, se presentaron diferentes metodologías actuales de generación de números aleatorios en circuitos integrados. En el tercer capítulo, se analizó con detalle la topología a usar y se realizó su diseño respectivo. En el cuarto capítulo se hicieron las simulaciones necesarias para verificar el correcto funcionamiento del circuito y se analizaron las secuencias de números obtenidas usando los algoritmos propuestos por el NIST. Finalmente, se presentan las conclusiones y recomendaciones.Ítem Texto completo enlazado Diseño de un amplificador de señales neuronales de bajo ruido y bajo consumo de potencia(Pontificia Universidad Católica del Perú, 2014-07-25) Cerida Rengifo, Sammy; Monge Osorio, Manuel Alejandro; Raygada Vargas, Erick LeonardoEl presente trabajo de tesis consiste en el dise~no de un circuito ampli cador para ser utilizado en un sistema de adquisici on de se~nales neuronales. La topolog a del dise~no se baso en un ampli cador cascodo plegado completamente diferencial (fully-di erential folded-cascode, FDFC) adaptado a una topolog a de reciclaje (recycling [6]) en la cual se reutilizan corrientes que normalmente no se utilizan en la topolog a convencional. Los requerimientos m as importantes para este dise~no son su baja potencia y peque~na area debido al tipo de aplicaci on al que esta enfocado este trabajo. El bajo ruido referido a la entrada tambi en es un par ametro cr tico ya que el rango de voltaje de las se~nales neuronales pueden tener amplitudes tan peque~nas como 1 V . La tecnolog a en que se realiz o el dise~no es AMS0;35 m en el software CADENCE el cual utiliza el simulador SPECTRE empleando el modelo BSIM3V3. Asimismo, se valid o el buen funcionamiento del circuito mediante las simulaciones correspondientes de circuitos de bancos de pruebas (testbench). Los resultados destacables del ampli cador son su ruido referido a la entrada de 1;59 V , potencia de 105;98 W para una alimentaci on de 3;3V , una ganancia de lazo abierto de 113;7dB, ganancia de lazo cerrado de 45;5dB y un ancho de banda de 7;512kHz. El area total del circuito ampli cador es 0;122mm2.