Tesis y Trabajos de Investigación PUCP
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Ítem Texto completo enlazado Diseño de una arquitectura para FPGA para corrección de errores mediante códigos Bosechaudhuri- Hocquenguem (BCH) para aplicaciones de nanosatélites(Pontificia Universidad Católica del Perú, 2022-12-05) Giraldo Solis, Mayte Rociel; Raffo Jara, Mario AndrésLa comunicación satelital implica la transmisión de datos a grandes distancias, además de la exposición a la radiación y fenómenos climáticos. Por ello, es necesaria la implementación de códigos que permitan no solo la detección sino también la corrección de estos errores. De acuerdo con el Comité Consultivo para Sistemas de Datos Espaciales (CCSDS por sus siglas en inglés) y la Cooperación Europea para Estandarización Espacial (ECSS por sus siglas en inglés) se recomienda el código BCH (63, 56), el cual tiene la capacidad de corregir 1 bit y detectar 2 en los 63 bits de la palabra de entrada. El diseño de un decodificador BCH (63, 56) se basa en una máquina de estados algorítmica con datapath (ASM-D) en el cual los estados ejecutan los bloques de cálculo de síndrome, localización y corrección del error (búsqueda de Chien). Por otro lado, el decodificador tiene la capacidad de reconocer cuando la palabra de entrada posee más de 2 bits errados; y por tanto, no es posible su decodificación. El primer bloque es el encargado de obtener el síndrome y, a su vez, el peso de Hamming del mismo, lo cua les relevante para conocer si la palabra contiene o no errores y la posición de estos. En el presente trabajo se realizó el diseño del decodificador BCH (63, 56) por medio del software Matlab y el lenguaje de descripción de hardware Verilog HDL, obteniéndose la corrección de 1 bit errado y la detección de 2 bits errados. Esto se implementó en 9 estados de una ASM-D con la cual se obtuvo una frecuencia de operación máxima de 160. 54M Hz y 360 elementos lógicos, es decir, una utilización menor al 1% de los elementos lógicos totales. Finalmente para la simulación se generó un Testbenchen Verilog HDL, donde se colocaron distintas palabras de entradas para verificar el correcto funcionamiento del decodificador.Ítem Texto completo enlazado Diseño de un sistema de medición automático del desgaste del perfil del revestimiento de un molino de bolas(Pontificia Universidad Católica del Perú, 2022-05-25) Gálvez De La Sota, Diego Luis; Raffo Jara, Mario Andrés; Lengua Huertas, César AntonioEn la industria minera se puede encontrar una gran variedad de equipos que sirven para la disminución del tamaño de los minerales que se extraen del subsuelo. Uno de estos equipos es el molino de bolas que consiste en una superficie cilíndrica de acero que gira entre 4 y 20 revoluciones por minuto con mineral y bolas de acero en su interior. Esta acción produce la reducción del tamaño del mineral, pero también provoca el desgaste de su revestimiento interior. Lo que implica que las compañías programen varios paros al año para su inspección y mantenimiento correctivo. Por lo tanto, el presente trabajo de tesis tiene como objetivo final el diseño de un sistema de medición automático que pueda brindar una aproximación del perfil de desgaste que experimenta el revestimiento interior de los molinos mientras esté en funcionamiento. El sistema se diseña para el caso de un molino de bolas al cual ha sido sometido a un estudio de vibraciones de su carga en la zona de alimentación y descarga. Este cuenta con un sensor embebido en una pieza del revestimiento del molino compuesto principalmente de pistas conductoras. Cada pista se dispone a una altura distinta y en distintos puntos. De esta forma conforme se vaya desgastando el perfil del revestimiento, estas se irán abriendo. Aplicando un voltaje discreto a cada pista y verificando su retorno, se lograr verificar la integridad de las pistas y por lo tanto el nivel de desgaste. Ante la infiltración de señales de ruido provocado por el falso contacto de la carga conductora encima de las pistas abiertas, se logra filtrar estas señales mediante el uso de filtros pasa bajos activos y un circuito comparador. Después del acondicionamiento de las señales, estas viajan a través de cables debidamente protegidos para llegar al dispositivo de medición en la superficie exterior de la coraza. Este cuenta con módulos de control, almacenamiento de datos, control del tiempo real, y comunicación inalámbrica que son capaces de registrar y transmitir los datos a un dispositivo de recepción ubicado al exterior del molino. Este diseño brinda una aproximación a la dimensión del área del perfil del revestimiento permitiendo optimizar las paradas de los molinos solo a momentos donde se tenga que realizar el cambio del revestimiento. De esta forma también se aporta a las tecnologías que buscan la mejora continua del diseño de los revestimientos.Ítem Texto completo enlazado Design of a DVB-S2 compliant LDPC decoder for FPGA(Pontificia Universidad Católica del Perú, 2021-09-22) Montaño Gamarra, Guillermo Daniel; Raffo Jara, Mario AndrésLow Density Parity Check codes presents itself as the dominant FEC code in terms of performance, having the nearest performance to the Shannon limit and proving its usefulness in the increasing range of applications and standards that already used it. Low power devices are not except of this rapid development, where it emerges the necessity of decoders of low power without totally sacrificing performance or resource usage. The present work details the devolopment of a LDPC decoder compliant with the DVB-S2 standard for digital television, motivated for its already established use in uplink and downlink satellite applications and its great performance at large code lengths. This research presents the study of the min-sum algorithm and the design of the elements that conform the core decoder, including both functional units (variable and check nodes), memory blocks and routing network. In the context of DVB-S2, it focused exclusively in the prototyping of the inner LDPC decoder and targets FPGA as platform. A variety of design strategies are applied in the design of the core, including the optimal selection of the architecture and the schedule policy, the design of the control unit as a Algorithmic State Machine (ASM) and the inclusion of specialized modules to reduce the number of clock cycles per decoding process, such as early stopping. The selected features for this work are code length of 64800 bits and code rate equal to 1/2. The selected architecture is partially parallel with flooding schedule and operates over binary symbols (Galois field GF(2)). For testing, it assumes a channel with AWGN and BPSK modulation, so the demodulator feeds soft decision information of each symbol based on both assumptions. The design has been validated using different verification methodologies according to complexity and predictability of each part or the whole system. Obtained results show the decoder, when configured for a maximum of 10 iterations, has a BER performance of 10-3 at a SNR of 2 dB, having an advantage of 1 dB respect to previous published Works [1]. It uses 60363 slice LUT and 23552 slice registers when synthesized in the Virtex 7 xc7vx550t FPGA from Xilinx, a reduction of 10% in resource usage from [1]. It achieves a maximum frequency operation of 194 Mhz and a throughput of 142.99 Mbps at worst case. The top energy per bit rate is 18.344 nJ/bit.Ítem Texto completo enlazado Estudio de una arquitectura para corrección de errores mediante códigos Bose-Chaudhuri-Hocquenghem (BCH) para aplicaciones de nano-satélites(Pontificia Universidad Católica del Perú, 2021-07-15) Giraldo Solís, Mayte Rociel; Raffo Jara, Mario AndrésEn la comunicación satelital se transmiten datos los cuales pueden verse afectados por diversos factores como la radiación. Por esta razón, el Comité Consultivo para Sistemas de Datos Espaciales (CCSDS por sus siglas en inglés) y la Cooperación Europea para Estandarización Espacial (ECSS por sus siglas en inglés) recomiendan la implementación de códigos que permitan corregir dichos errores. Además, especifican el uso del código Bose-Chaudhuri-Hoquenghem (BCH) frente a Reed-Solomon (RS) debido a su capacidad de corrección de múltiples errores y que esto se realiza bit a bit, es decir, no importa la posición del error. Se recomienda el uso del código BCH (63,56), ya que permite corregir 1 bit errado y detectar 2, suficiente para ser implementado en un nanosatélite. Dicho código hace referencia a 56 bits para información o datos y 7 bits para el control de errores, con lo que se obtiene un total de 63 bits. El decodificador BCH consta de 3 bloques: cálculo de síndromes, localización del error y búsqueda de Chien. El bloque de mayor relevancia es el cálculo de síndrome, debido a que este permite conocer si la palabra a decodificar contiene error, y de ser así si es posible realizar la corrección. Mientras que los otros bloques usan los síndromes hallados para encontrar la posición del error. En este trabajo, se presenta un estudio del diseño de una arquitectura de un decodificador para corrección de errores mediante el código BCH (63,56), así como las consideraciones para cada uno de los bloques obteniéndose el modelo de solución.Ítem Texto completo enlazado Diseño de una arquitectura de codificación/decodificación de acuerdo al estándar de encriptación AES(Pontificia Universidad Católica del Perú, 2020-12-09) Madera Vivar, Carlo Santiago; Raffo Jara, Mario AndrésEl presente trabajo consiste en el diseño de un circuito digital para codificación y decodificación del algoritmo de encriptación AES (Advanced Encryption Standard) 1 para la implementación en FPGA de tecnología 90 nm como el Cyclone II y Virtex IV de las compañías Altera y Xilinx respectivamente. Este algoritmo consta de cuatro bloques, los cuales son AddRoundKey, SubBytes e InvSubBytes, ShiftRows e InvShiftRows y MixColumns e InvMixColumns. El diseño del bloque SubBytes e InvSubBytes fue adaptado del diseño propuesto por Wolkerstorfer [1] usando la descomposición aritmética de GF ((24)2). De igual manera, el diseño del bloque MixColumns e InvMixColumns fue adaptado del diseño propuesto por Satoh [2] usando la técnica de descomposición matricial. Los bloques AddRoundKey, ShiftRows e InvShiftRows y el bloque completo AES fueron diseñados usando diversas técnicas de optimización como paralelismo de operaciones (pipeline), FSMD y ASMD. El presente trabajo compara dos arquitecturas propuestas para algoritmo AES utilizando cero, una y dos etapas de pipeline en el bloque SubBytes e InvSubBytes. Referente a las arquitecturas, la primera se realizó usando la técnica de FSMD, mientras que la segunda se realizó usando la técnica de ASMD. Se realizó la verificación funcional del circuito usando la herramienta de simulación ModelSim de la empresa MentorGraphics. Posteriormente se comparó los resultados con el documento del estándar de encriptación AES del NIST [3] obteniendo resultados exitosos. Los requerimientos más importantes para este diseño son la alta velocidad de transmisión de datos (throughput) y el menor consumo de ´área. En base a esto, se realizó el análisis de síntesis y se obtuvieron los siguientes resultados. Para una arquitectura en ASMD se obtuvo hasta 0.382 Mbits/LUT y 182.538 MHz usando la plataforma Virtex IV; mientras que para una plataforma Cyclone II se obtuvo 0.162 Mbits/LE y 122.9 MHz. Respecto a la arquitectura FSMD se obtuvo hasta 0.305 Mbits/LUT y 185.895 MHz usando la plataforma Virtex IV; mientras que para una plataforma Cyclone II se obtuvo 0.159 Mbits/LE y 122.26 MHz. De acuerdo a estos resultados, se comprueba que la mejor técnica para realizar el diseño del algoritmo AES es la de ASMD.Ítem Texto completo enlazado Design of a DVB-S2 compliant LDPC decoder for FPGA(Pontificia Universidad Católica del Perú, 2020-02-19) Montaño Gamarra, Guillermo Daniel; Raffo Jara, Mario AndrésLow Density Parity Check codes presents itself as the dominant FEC code in terms of performance, having the nearest performance to the Shannon limit and proving its usefulness in the increasing range of applications and standards that already used it. Low power devices are not except of this rapid development, where it emerges the necessity of decoders of low power without totally sacrificing performance or resource usage. The present work details research for a LDPC decoder compliant with the DVB-S2 standard for digital television, motivated for its already established use in uplink and downlink satellite applications and its great performance at large code lengths. Specifically, this research presents the study of the min-sum algorithm and the elements that conform the core decoder, including both functional units (variable and check nodes), memory blocks and routing network. In the context of DVB-S2, it is focused in the inner LDPC decoder and targets FPGA as platform. Furthermore, a variety of design strategies are considered as part of the scope of this work, including the optimal selection of the architecture and the schedule policy, the basis of the design characteristics of the control unit as a Algorithmic State Machine and the introduction of specialized modules to reduce the number of clock cycles per decoding process, such as early stopping. Under these constrains, it has been selected a set of features for a core design derived from work, such as code length of 64800 bits and code rate equal to 1/2. The proposed architecture is partially parallel with flooding schedule and operation over binary symbols (Galois field GF(2)). It takes the assumption of a channel with AWGN and BPSK modulation, so the demodulator feeds soft decision information of each symbol based on both assumptions.Ítem Texto completo enlazado Factibilidad técnica, económica y social de instalaciones eléctricas solar fotovoltaicas para el consumo doméstico de la localidad de “El Vallecito”, Cusco(Pontificia Universidad Católica del Perú, 2019-11-11) Pérez Ortega, Suamy Gabriela; Raffo Jara, Mario Andrés; Gamio Aita, Pedro FernandoEl acceso universal a la energía es esencial para el pleno desarrollo de los retos y oportunidades que el mundo actual enfrenta, dado que permite el cumplimiento de actividades cotidianas relacionadas con la educación, salud, comercio entre otros. En el año 2015, la Organización de las Naciones Unidas reconoció a la energía como un elemento de desarrollo que condiciona el progreso de la humanidad, planteando como objetivo el incremento de la proporción de energía renovable en la matriz energética mundial. Bajo este contexto, la inclusión de energías renovables no tradicionales como alternativa de suministro eléctrico se perfila como una oportunidad para mejorar la calidad de vida de las personas, transformar la economía de las sociedades y combatir los efectos del cambio climático. En el caso del Perú, durante décadas, la producción de electricidad ha sido sostenida por fuentes hídricas convencionales y generación térmica Diesel. Con el uso del gas de Camisea a partir del año 2004, se marcó un cambio en el escenario energético peruano que hizo posible que, actualmente, el 94.85% de la población acceda al suministro eléctrico en sus domicilios. Además, con la promulgación del Decreto Legislativo Nº 1002 en el año 2008, el Estado peruano se traza un nuevo hito que impulsa la diversificación de la matriz energética mediante la participación de fuentes energéticas renovables no convencionales. Sin embargo, a pesar de la incursión de esta alternativa energética en el mercado eléctrico peruano y los esfuerzos por dotar del suministro eléctrico de calidad a más familias, aún existe un aproximado de 1’648,000 habitantes que no gozan de este beneficio y que, en su mayoría, residen en zonas rurales y de difícil acceso del Perú. Tomando en cuenta esta situación, el marco regulatorio vigente y el nivel de irradiancia solar anual que presentan las regiones del Perú (entre 4.5 y 8 KWh/m2/día), la presente tesis propone evaluar y justificar la factibilidad técnica, económica y social de la instalación de un sistema fotovoltaico aislado para dotar del servicio eléctrico a localidades aisladas no conectadas a la red eléctrica pública. Para ello, se caracterizó, haciendo uso del software Matlab, los elementos que conforman el sistema fotovoltaico. Se verificaron los resultados a través del dimensionamiento de un sistema fotovoltaico regido por la Norma Técnica Peruana (NTP_MINEM) y óptimo para el consumo eléctrico domiciliario de la localidad rural seleccionada: El Vallecito, perteneciente a la región del Cusco. Además, se evaluó la viabilidad económica del acceso al servicio eléctrico domiciliario a través de un sistema fotovoltaico aislado, considerando la aplicación de la tarifa BT8 y el subsidio FOSE. Finalmente, se analizó las posibles implicancias de índole social que origina la instalación de un sistema fotovoltaico aislado como alternativa de suministro eléctrico en la localidad mencionada.Ítem Texto completo enlazado Diseño de la arquitectura de transformada discreta directa e inversa del coseno para un decodificador HEVC(Pontificia Universidad Católica del Perú, 2018-11-13) Portocarrero Rodriguez, Marco Antonio; Villegas Castillo, Ernesto Cristopher; Raffo Jara, Mario AndrésEl empleo de video de alta resolución es una actividad muy común en la actualidad, debido a la existencia de dispositivos portátiles capaces de reproducir y crear secuencias de video, ya sea en HD o en resoluciones mayores, como 4k u 8k. Sin embargo, debido a que las secuencias de video de mayor resolución pueden llegar a ocupar grandes espacios de memoria, estas no pueden ser almacenadas sin antes realizar un proceso de compresión. Organizaciones especializadas como ITU-T Coding Experts Group e ISO/IEC Moving Picture Experts Group, han sido responsables del desarrollo de estándares de codificación de video. De esta manera, para mejorar la transmisión de video y poder obtener resoluciones cada vez mayores, se llevó a cabo el desarrollo del estándar de codificación HEVC o H.265, el cual es el sucesor al estándar H.264/AVC. El presente trabajo de tesis está centrado en el módulo de Transformada Discreta e Inversa del Coseno (DCT e IDCT), el cual forma parte del estándar HEVC y su función es hallar los coeficientes en el dominio de la frecuencia de muestras, para poder cuantificarlas y reducir su número. Se realizó el diseño la arquitectura, tomando en consideración la capacidad de procesamiento de pixeles requerida por el estándar, la frecuencia de operación de circuito y la cantidad de recursos lógicos usados. La arquitectura fue descrita en el lenguaje Verilog HDL y fue sintetizada para dispositivos Zynq – 7000 de la empresa Xilinx. La verificación funcional del circuito fue realizada mediante el uso de Testbenchs en el software ModelSim. Para verificar el funcionamiento de la arquitectura diseñada, se utilizó el software MATLAB para obtener los resultados esperados y se compararon con los obtenidos en la simulación funcional del circuito. La frecuencia máxima de operación fue hallada mediante la síntesis de la arquitectura, la cual llegó a ser de 135 MHz, que es equivalente al procesamiento de secuencias de vídeo de resolución 4k o 3840x2160 pixeles a 65 fps.Ítem Texto completo enlazado Functional verification framework of an AES encryption module(Pontificia Universidad Católica del Perú, 2018-08-06) Plasencia Balabarca, Frank Pedro; Mitacc Meza, Edward Máximo; Raffo Jara, Mario AndrésOver the time, the development of the digital design has increased dramatically and nowadays many different circuits and systems are designed for multiple purposes in short time lapses. However, this development has not been based only in the enhancement of the design tools, but also in the improvement of the verification tools, due to the outstanding role of the verification process that certifies the adequate performance and the fulfillment of the requirements. In the verification industry, robust methodologies such as the Universal Verification Methodology (UVM) are used, an example of this is [1], but they have not been implemented yet in countries such as Peru and they seem inconvenient for educational purposes. This research propose an alternative methodology for the verification process of designs at the industry scale with a modular structure that contributes to the development of more complex and elaborated designs in countries with little or none verification background and limited verification tools. This methodology is a functional verification methodology described in SystemVerilog and its effectiveness is evaluated in the verification of an AES (Advance Encryption Standard) encryption module obtained from [2]. The verification framework is based on a verification plan (developed in this research as well) with high quality standards as it is defined in the industry. This verification plan evaluates synchronization, data validity, signal stability, signal timing and behavior consistency using Assertions, functional coverage and code coverage. An analysis of the outcomes obtained shows that the AES encryption module was completely verified obtaining 100% of the Assertions evaluation, 100% of functional verification and over 95% of code coverage in all approaches (fsm, block, expression, toggle). Besides, the modular structure defines the intercommunication with the Design only in the bottom most level, which facilitates the reuse of the verification framework with different bus interfaces. Nonetheless, this unit level verification framework can be easily instantiated by a system level verification facilitating the scalability. Finally, the documentation, tutorials and verification plan templates were generated successfully and are aimed to the development of future projects in the GuE PUCP (Research group in Microelectronics). In conclusion, the methodology proposed for the verification framework of the AES encryption module is in fact capable of verifying designs at the industry scale with high level of reliability, defining a very detailed and standardized verification plan and containing a suitable structure for reuse and scalability.Ítem Texto completo enlazado Diseño de una arquitectura de predicción de vectores de movimiento y cálculo de rango de búsqueda para el estándar HEVC en tiempo real(Pontificia Universidad Católica del Perú, 2018-08-06) Chaudhry Mendívil, Haris; Villegas Castillo, Ernesto Cristopher; Raffo Jara, Mario AndrésEl estándar HEVC (High Efficiency Video Coding por sus siglas en inglés) introduce nuevos elementos y técnicas en las diferentes etapas del codificador/decodificador, con el objetivo de conseguir mejoras significativas en la eficiencia de compresión. En relación a la fase de predicción de vectores de movimiento (MV del inglés Motion Vector), el estándar ha propuesto una técnica referida como AMVP (Advanced Motion Vector Prediction por sus siglas en inglés) que supone una mayor complejidad computacional que la fase de predicción implementada en el estándar previo (H.264/AVC), a costa de un ahorro considerable en términos de bit-rate y tiempo de ejecución. Por otro lado, algoritmos y técnicas independientes que consiguen mejoras en el software de referencia del presente estándar se han venido proponiendo en el campo de estudio; siendo uno de estos el algoritmo DSR (del inglés Dynamic Search Range) el cual responde a la determinación del rango de búsqueda y consigue una notable reducción en el tiempo de ejecución del proceso de estimación de movimiento (ME del inglés Motion Estimation). Consecuentemente, la presente propuesta plantea el desarrollo de una arquitectura en hardware (HW) de la etapa inicial del proceso ME del codificador HEVC, con la finalidad de reducir la carga computacional del mismo. Este primer paso engloba la determinación de los MVs predictores y el cálculo del rango de búsqueda. En base a ello, se ha conseguido diseñar una arquitectura que atiende a dichos procesos fundado en los algoritmos AMVP y DSR, respectivamente. Asimismo, la arquitectura propuesta resuelve problemas de dependencia presentes en la etapa inicial del ME con la etapa ME propiamente dicha, lo cual permite potenciar el desempeño general. Los resultados de síntesis demuestran que la arquitectura alcanza procesar secuencias de video con calidad ultra alta definición, referido también como UHD (siglas del término en inglés Ultra High Definition) superando los recuadros por segundo requeridos para operar en tiempo real. Específicamente, el diseño logra una tasa de procesamiento de 72 recuadros por segundo para secuencias 8K (7680x4320) con espacio de color YCbCr, en un FPGA de la familia Kintex 7.