Ingeniería Electrónica
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Ítem Texto completo enlazado Diseño de una arquitectura rápida para la aplicación del teorema de las rebanadas en el cálculo de la DFT-2D utilizando la transformada de radón periódica discreta(Pontificia Universidad Católica del Perú, 2020-07-02) Mendoza Trelles, Rodrigo Raúl; Carranza de la Cruz, César AlbertoEn el ámbito del procesamiento digital de imágenes, la DFT-2D se utiliza para diversos propósitos como: detección de ruido, aplicación de filtros, tomografía computarizada, etc [1]. Algoritmos rápidos para su cálculo, como la FFT (“Fast Fourier Transform”) permiten reducir su complejidad computacional. Esto es posible gracias al uso de recursividad y separabilidad al procesar una cantidad NxN de datos que igualen una potencia de dos (es decir N = 2p, p entero). Sin embargo, es deseable que el aumento de velocidad se pueda dar también en tamaños que no son potencia de dos, con el propósito de tener mayores posibilidades en cuanto a tamaños de imagen. Por lo anterior mencionado, esta tesis se enfocó en imágenes de tamaño N × N donde N es un número primo. Por ejemplo, hay 168 números primos menores a 1000, mientras que solo hay 9 números enteros positivos potencia de 2 en ese rango. El método de cálculo de la DFT-2D que se utilizó fue el de la aplicación de la Transformada de Radón Periódica Discreta o DPRT (la cual trabaja con números primos) y seguidamente el Teorema de las Rebanadas de Fourier Discreto o DFST [2]. Se tomó como modelo de solución la FDPRT [3], arquitectura que utiliza hardware en paralelo como técnica de HPC (High Performance Computing). Esta es capaz de calcular la DPRT en tiempo lineal. En el trabajo realizado diseñó una arquitectura que permita calcular el DFST en tiempo lineal. Para esto, se priorizó la reducción del tiempo de ejecución mediante el uso de hardware paralelo, aunque esto significó que los recursos crezcan de forma cuadrática. De esta manera, se diseñó una arquitectura y un algoritmo que permiten calcular y mapear los puntos de la matriz de Fourier desde la matriz en el espacio de Radón en 2 + ⌈log2 N⌉ + N ciclos de reloj (asintóticamente O(N)). Asimismo, se cuantificó la cantidad de recursos utilizados en la arquitectura (conversores de punto fijo a punto flotante, sumadores, multiplicadores, etc.) en función del tamaño de la imagen, lo cual permitió corroborar que estos crecen cuadráticamente. Finalmente, se validó el funcionamiento del algoritmo usando el software Matlab R2013a y se realizó una comparación teórica con librerías actuales (FFTW y MKL) para cálculo rápido de la DFT-2D utilizando C en el entorno de desarrollo Visual Studio 2019.Ítem Texto completo enlazado Optimización de la probabilidad de error en un esquema de cooperación para un detector λ-MRC en canal rayleigh(Pontificia Universidad Católica del Perú, 2012-06-22) Calderón Inga, Mitchell OmarEn el presente trabajo de tesis, se ha realizado un análisis del esquema de cooperación de usuarios, con el objetivo de obtener la menor probabilidad de error de bit del sistema. Este análisis es efectuado sobre la implementación CDMA detallada en el articulo User Cooperation Diversity-Part II, escrito por Sendonaris et al. Sin embargo, la probabilidad de error obtenida en este articulo sólo es válido para canales fijos, y sabemos que en la realidad este canal esta expuesto a diferentes tipos de desvanecimiento, lo cual lo hace variable. En este caso, el desvanecimiento multitrayectoria es lo que causa los mayores daños en la recuperación de la información y obedece a una distribución de probabilidad Rayleigh. En tal sentido, una expresión exacta para la probabilidad de error de bit media fue obtenida para el detector λ-MRC (maximal-ratio combining), sobre un canal con desvanecimiento Rayleigh. Sin embargo, dada la complejidad de la expresión exacta, una aproximación muy cercana fue obtenida para calcular la probabilidad de error de bit media, en el caso de cualquier esquema de asignación de potencia. Con esta aproximación, podemos hacer un análisis más exhaustivo y más real del sistema, en el sentido de conocer cuándo la cooperación es beneficiosa y cuándo no la es. Una vez identificado cuando cooperar, la idea es hacerlo con los parámetros adecuados para que la probabilidad de error del sistema sea la mínima. Nuestro análisis, consiste precisamente, en encontrar estos parámetros para tener un sistema de cooperación de usuarios óptimo. Aún con nuestra aproximación, manejar tantas variables resulta complejo. Por tal motivo, simplificaremos el análisis usando una asignación de potencia uniforme, ya que nuestro objetivo es demostrar que podemos llegar a tener un mejor sistema con el manejo adecuado de todas las variables involucradas. Aquí también, debemos considerar que el esfuerzo computacional demandado no debe ser alto, ya que esto le quitará eficiencia a nuestro análisis. Los resultados presentados, muestran que nuestra expresión permite investigar las diferentes situaciones del canal y con esta información crear estrategias, haciendo que el esquema de cooperación de usuarios sea más eficiente.Ítem Texto completo enlazado Diseño e implementación del algoritmo de convolución bidimensional en la arquitectura CUDA(Pontificia Universidad Católica del Perú, 2011-10-25) Sánchez Checa Crosato, IvoEn el presente documento se explicarán las consideraciones realizadas para implementar la convolución bidimensional en la arquitectura CUDA. En general se discutirá la metodología seguida y se mostrarán y analizarán los resultados obtenidos. Inicialmente en el Capítulo 1, a manera de introducción, se discutirá la programación en paralelo y los diferentes aspectos a tener en cuenta al desarrollar programas para arquitecturas concurrentes. De esta forma se pretende explicar conceptos importantes que servirán para poner la presente investigación en contexto y comprender mejor los siguientes capítulos. En el Capítulo 2 se describirá a profundidad los aspectos más importantes de la arquitectura CUDA así como la operación de convolución bidimensional. De esta manera se espera dejar claros los conceptos pertinentes. Posteriormente en el Capítulo 3 se explicará la metodología para el desarrollo de los programas realizados, detallándose las diferentes consideraciones para optimizar el desempeño y reducir el tiempo de ejecución de los mismos. Finalmente en el capítulo 4 se mostrarán los tiempos de ejecución obtenidos con los diferentes programas desarrollados. Estos se obtendrán al tomar en cuenta cada una de las optimizaciones mencionadas en el tercer capítulo con lo que se apreciará la mejora de desempeño en cada caso. A continuación se tomará la mejor de las implementaciones realizadas y se comparará con otras existentes para poner los resultados obtenidos en contexto. Por último se presentarán las conclusiones y recomendaciones pertinentes.Ítem Texto completo enlazado Diseño e implementación del filtro mediano de dos dimensiones para arquitecturas SIMD(Pontificia Universidad Católica del Perú, 2011-10-04) Sánchez Loayza, Ricardo MiguelEl filtro mediano es una de las operaciones básicas en el procesamiento de imágenes digitales, su función es la de eliminar el ruido impulsivo sin alterar la información de la imagen. A pesar de estas características, su uso se ve restringido debido al alto costo computacional del filtro. Las propuestas tradicionales de solución, consisten en disminuir la complejidad del algoritmo del filtro mediano, y en vectorizar los algoritmos existentes. Esta vectorización se realiza al utilizar las unidades SIMD (Single Instruction Multiple Data - Instrucción Única Múltiples Datos) de los procesadores modernos. Ésta les permite realizar una misma operación a un conjunto, o vector, de datos de manera simultánea, con lo que se obtiene un mejor desempeño computacional. En el presente trabajo se implementa el filtro mediano con el algoritmo vectorial propuesto por Kolte [1], el cual aprovecha las ventajas de las unidades SIMD. La eficiencia computacional de la implementación realizada se compara con el algoritmo Filtro Mediano en Tiempo Constante, propuesto recientemente por Perreault [2], el cual presenta una complejidad de O(1). La implementación realizada es 75 y 18.5 veces mas rápida que la implementación de referencia, para áreas de análisis de 3 x 3 y 5 x 5 respectivamente. Se concluye además que la vectorización de un algoritmo no necesariamente obtiene los mismos resultados que un algoritmo diseñado específicamente para ser implementado en unidades vectoriales [3].Ítem Texto completo enlazado Diseño de una arquitectura para un sistema neurodifuso ANFIS sobre un FPGA aplicado a la generación de funciones(Pontificia Universidad Católica del Perú, 2011-06-09) Block Saldaña, Henry JoséEn la presente tesis, se realizó el diseño de una arquitectura para un sistema neurodifuso ANFIS. Se tomó en consideración un sistema de orden cero de dos entradas y una salida, que cuenta con funciones de pertenencia triangulares en los antecedentes de las reglas difusas. Además, se tuvo en cuenta que el entrenamiento del sistema es realizado fuera de línea (off-line), en MATLAB. La arquitectura diseñada se dividió en cuatro bloques: Fuzzificador, Permutador, Inferencia y Defuzzificador. Cada uno de estos bloques fue tratado como un subsistema y descrito por separado para facilitar su diseño. Posteriormente, se procedió a juntar los cuatro bloques, dando como resultado la arquitectura propuesta para el sistema neurodifuso ANFIS. Esta arquitectura fue descrita de manera modular y genérica mediante el lenguaje de descripción de hardware VHDL y fue implementada en los FPGA Spartan-3 XC3S200 de la empresa Xilinx y Cyclone II EP2C35 de la empresa Altera, utilizando las herramientas que se encuentran dentro de los entornos de desarrollo ISE 11 y Quartus II 9.1, respectivamente. El sistema diseñado fue aplicado a la generación de funciones. Primero, se eligió una función no lineal y se llevó a cabo el entrenamiento del sistema en MATLAB para obtener los parámetros de los antecedentes y consecuentes de las reglas difusas. Después, estos parámetros fueron convertidos a una representación binaria en punto-fijo complemento a dos y almacenados en las memorias ROM del código en VHDL. Finalmente, se realizaron simulaciones sobre los dos FPGA, mencionados anteriormente, para verificar la operación del sistema y poder evaluar su desempeño. Entre los resultados obtenidos, destaca que el tiempo requerido por el sistema para calcular un valor de la función es menor a 10 s (trabajando a una frecuencia de reloj de 50 MHz). Este valor es mucho menor al tiempo requerido por la aplicación en MATLAB, el cual fue de alrededor de 100 ms.Ítem Texto completo enlazado Implementación de una arquitectura para un filtro morfológico de imágenes digitales en escala de grises en un FPGA de Altera(Pontificia Universidad Católica del Perú, 2011-05-09) Vitella Espinoza, Jordán GiacomoÍtem Texto completo enlazado Desarrollo de una arquitectura para la obtención de la fase de una componente AM - FM de una imagen digital en un FPGA / Víctor Manuel Murray Herrera(Pontificia Universidad Católica del Perú, 2011-05-09) Murray Herrera, Víctor ManuelEste trabajo presenta el desarrollo de una arquitectura flexible que realiza las operaciones necesarias para la obtención de la fase relacionada a una imagen, en escala de grises, analizada en una componente canalizada AM-FM aprovechando el paralelismo brindado por los Arreglos de Puertas Programables en Campo (FPGAs).Ítem Texto completo enlazado Diseño de una arquitectura para una red neuronal artificial perceptron multicapa sobre una FPGA aplicada al reconocimiento de caracteres / Manuel Alejandro Monge Osorio(Pontificia Universidad Católica del Perú, 2011-05-09) Monge Osorio, Manuel AlejandroEl presente trabajo realizó el diseño genérico y modular de una red neuronal artificial perceptron multicapa MLP orientada al reconocimiento de dígitos manuscritos en un FPGA mediante el lenguaje de descripción de hardware VHDL. El entrenamiento de esta red se realizó externo al chip, en software, mediante la herramienta de Redes Neuronales del Matlab 7.1 y utilizando como imágenes de entrenamiento la base de datos modificada del NIST (MNIST database). Con esto, se logra que el FPGA se dedique solamente a la tarea de reconocimiento, mas no al aprendizaje de la red. Si se quisiera que se cumpla con otra aplicación, bastará con su reentrenamiento en software para obtener los parámetros necesarios e introducirlos en su descripción y configuración.