Show simple item record

dc.contributor.advisorVillegas Castillo, Ernesto Cristopher
dc.contributor.advisorRaffo Jara, Mario Andrés
dc.contributor.authorPortocarrero Rodriguez, Marco Antonio
dc.date.accessioned2018-11-14T03:03:35Z
dc.date.available2018-11-14T03:03:35Z
dc.date.created2018-11-14T03:03:35Z
dc.date.issued2018-11-13
dc.identifier.urihttp://hdl.handle.net/20.500.12404/13002
dc.description.abstractEl empleo de video de alta resolución es una actividad muy común en la actualidad, debido a la existencia de dispositivos portátiles capaces de reproducir y crear secuencias de video, ya sea en HD o en resoluciones mayores, como 4k u 8k. Sin embargo, debido a que las secuencias de video de mayor resolución pueden llegar a ocupar grandes espacios de memoria, estas no pueden ser almacenadas sin antes realizar un proceso de compresión. Organizaciones especializadas como ITU-T Coding Experts Group e ISO/IEC Moving Picture Experts Group, han sido responsables del desarrollo de estándares de codificación de video. De esta manera, para mejorar la transmisión de video y poder obtener resoluciones cada vez mayores, se llevó a cabo el desarrollo del estándar de codificación HEVC o H.265, el cual es el sucesor al estándar H.264/AVC. El presente trabajo de tesis está centrado en el módulo de Transformada Discreta e Inversa del Coseno (DCT e IDCT), el cual forma parte del estándar HEVC y su función es hallar los coeficientes en el dominio de la frecuencia de muestras, para poder cuantificarlas y reducir su número. Se realizó el diseño la arquitectura, tomando en consideración la capacidad de procesamiento de pixeles requerida por el estándar, la frecuencia de operación de circuito y la cantidad de recursos lógicos usados. La arquitectura fue descrita en el lenguaje Verilog HDL y fue sintetizada para dispositivos Zynq – 7000 de la empresa Xilinx. La verificación funcional del circuito fue realizada mediante el uso de Testbenchs en el software ModelSim. Para verificar el funcionamiento de la arquitectura diseñada, se utilizó el software MATLAB para obtener los resultados esperados y se compararon con los obtenidos en la simulación funcional del circuito. La frecuencia máxima de operación fue hallada mediante la síntesis de la arquitectura, la cual llegó a ser de 135 MHz, que es equivalente al procesamiento de secuencias de vídeo de resolución 4k o 3840x2160 pixeles a 65 fps.
dc.language.isospa
dc.publisherPontificia Universidad Católica del Perú
dc.rightshttp://creativecommons.org/licenses/by-nc-nd/2.5/pe/
dc.rightsAtribución-NoComercial-SinDerivadas 2.5 Perú
dc.rightsinfo:eu-repo/semantics/openAccess
dc.sourcePontificia Universidad Católica del Perú
dc.sourceRepositorio de Tesis - PUCP
dc.subjectVideo digital
dc.subjectCompresión de videos
dc.subjectDescodificadores (Electrónica)
dc.titleDiseño de la arquitectura de transformada discreta directa e inversa del coseno para un decodificador HEVC
dc.typeinfo:eu-repo/semantics/bachelorThesis
thesis.degree.nameIngeniero Electrónicoes_ES
thesis.degree.levelTítulo Profesionales_ES
thesis.degree.grantorPontificia Universidad Católica del Perú. Facultad de Ciencias e Ingenieríaes_ES
thesis.degree.disciplineIngeniería Electrónicaes_ES
dc.type.otherTesis de licenciatura
dc.publisher.countryPE
renati.discipline712026es_ES
renati.levelhttps://purl.org/pe-repo/renati/level#tituloProfesionales_ES
renati.typehttp://purl.org/pe-repo/renati/type#tesises_ES


Files in this item

FilesSizeFormatView

There are no files associated with this item.

This item appears in the following Collection(s)

Show simple item record