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Ítem Texto completo enlazado Diseño de un sistema medidor de irradiación UV-C para equipo de desinfección de mascarillas N95(Pontificia Universidad Católica del Perú, 2024-10-02) Castillo Galarza, Julio Cesar; Flores Espinoza, Donato AndrésSe llevó a cabo en conjunto entre los miembros de la Pontifica Universidad Católica del Perú (PUCP) y la Universidad Peruana Cayetano Heredia (UPCH) el desarrollo de un equipo el cual busca apoyar al personal de salud desinfectando las mascarillas N95. Para el equipo, es necesario contar con un dispositivo que mida en cada desinfección el nivel de irradiación UV-C para garantizar la correcta desinfección de las mascarillas. Existen equipos comerciales; sin embargo, estos cuentan con una limitada cantidad de sensores y la extensión de los cables para las sondas no se adaptan al diseño del equipo; sumado a su alto costo y poca accesibilidad, debido a la dificultad en las importaciones provocada por la pandemia. El presente trabajo tiene como objetivo el diseño de un sistema medidor de irradiación UV-C de bajo costo con la cantidad de sensores y adaptación para el monitoreo adecuado de la dosis de irradiación UV-C del equipo. Para realizarlo, se comenzó describiendo las mascarillas N95 y sus métodos de desinfección junto con los estudios en los cuales se mide la intensidad de radiación UV-C. Luego, se describe la radiación ultravioleta en el espectro electromagnético. También, se estudian los dispositivos de medición UV-C junto con los métodos para poder medir la irradiación de lámparas UV-C. Con esta base se propone el diseño preliminar que constaría de ocho fotosensores distribuidos en cuatro puntos diferentes dentro del equipo de desinfección. El sistema cuenta con una etapa de acondicionamiento de la señal, luego una etapa de transmisión donde esta señal es convertida de voltaje a frecuencia y posterior recepción en el cual se cuentan los pulsos eléctricos para poder así obtener la irradiancia. Con la dosis de irradiancia de cada punto se indica al usuario si el equipo alcanzó la dosis requerida de desinfección; además, se encarga de almacenar la fecha, hora y dosis suministrada en cada punto para su posterior análisis. Finalmente, se realizan pruebas del sistema y se compara con mediciones realizadas por el ILT2400 UVBGI-NB, equipo comercial certificado desarrollado por International Light Technologies.Ítem Texto completo enlazado Diseño de una arquitectura para FPGA para corrección de errores mediante códigos Bosechaudhuri- Hocquenguem (BCH) para aplicaciones de nanosatélites(Pontificia Universidad Católica del Perú, 2022-12-05) Giraldo Solis, Mayte Rociel; Raffo Jara, Mario AndrésLa comunicación satelital implica la transmisión de datos a grandes distancias, además de la exposición a la radiación y fenómenos climáticos. Por ello, es necesaria la implementación de códigos que permitan no solo la detección sino también la corrección de estos errores. De acuerdo con el Comité Consultivo para Sistemas de Datos Espaciales (CCSDS por sus siglas en inglés) y la Cooperación Europea para Estandarización Espacial (ECSS por sus siglas en inglés) se recomienda el código BCH (63, 56), el cual tiene la capacidad de corregir 1 bit y detectar 2 en los 63 bits de la palabra de entrada. El diseño de un decodificador BCH (63, 56) se basa en una máquina de estados algorítmica con datapath (ASM-D) en el cual los estados ejecutan los bloques de cálculo de síndrome, localización y corrección del error (búsqueda de Chien). Por otro lado, el decodificador tiene la capacidad de reconocer cuando la palabra de entrada posee más de 2 bits errados; y por tanto, no es posible su decodificación. El primer bloque es el encargado de obtener el síndrome y, a su vez, el peso de Hamming del mismo, lo cua les relevante para conocer si la palabra contiene o no errores y la posición de estos. En el presente trabajo se realizó el diseño del decodificador BCH (63, 56) por medio del software Matlab y el lenguaje de descripción de hardware Verilog HDL, obteniéndose la corrección de 1 bit errado y la detección de 2 bits errados. Esto se implementó en 9 estados de una ASM-D con la cual se obtuvo una frecuencia de operación máxima de 160. 54M Hz y 360 elementos lógicos, es decir, una utilización menor al 1% de los elementos lógicos totales. Finalmente para la simulación se generó un Testbenchen Verilog HDL, donde se colocaron distintas palabras de entradas para verificar el correcto funcionamiento del decodificador.