Facultad de Ciencias e Ingeniería
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Ítem Texto completo enlazado Cosecha de energía a partir de sistemas piezoeléctricos(Pontificia Universidad Católica del Perú, 2024-05-15) Fierro Parra, Ronald Kevin; Silva Cárdenas, Carlos BernardinoEn el presente trabajo de tesis se propone un circuito optimizado de cosecha de energía piezoeléctrica. Este circuito presenta un modelo que depende de la arquitectura y estrategia de conmutación que se basa en la arquitectura de cosecha de energía sincronizada de interruptores en inductores (SSHI). La eficiencia de la cosecha de energía se lleva a cabo gracias al circuito paralelo de SSHI (P-SSHI) y el circuito serie de SSHI (S-SSHI) que por sí solas logran mejorar la eficiencia en la cosecha de energía. La integración de estos dos circuitos permite reducir, en mayor porcentaje, la disipación de energía en el proceso de cosechar energía piezoeléctrica. Esto debido a que el circuito P-SSHI acelera la carga (descarga) del capacitor intrínseco del transductor piezoeléctrico debido a la conexión en paralelo de un inductor y el circuito S-SSHI aprovecha la energía transferida al inductor. Se utilizó el software Proteus 8 Profesional para realizar la implementación del circuito propuesto y las simulaciones a distintas frecuencias para comprobar la eficiencia en la cosecha de energía. Los resultados de potencia recolectada que se obtuvieron en comparación con un circuito de referencia que se encuentra en el estado del arte son de 3.8 veces mayor dentro de un rango de operación con frecuencia de 5 Hz a 30 HzÍtem Texto completo enlazado Diseño y simulación de un circuito de arranque basado en la carga de empuje de Dickson para aplicaciones de cosecha de energía(Pontificia Universidad Católica del Perú, 2023-11-10) Pizarro Salvador, Diego Paul; Silva Cárdenas, Carlos BernardinoSegún Ericsson, líder mundial en despliegue 5G, la cantidad de dispositivos de Internet de las Cosas (IoT por sus siglas en inglés) han aumentado año tras año en promedio 15% desde el 2014. Este constante crecimiento hizo que en 2020 estos superen a la cantidad de celulares, laptops, tablets, computadoras de escritorio y teléfonos fijos combinados. Como todo dispositivo electrónico, necesitará de una fuente de alimentación local; sin embargo, al considerar tal cantidad de dispositivos a nivel mundial, esto supone un gran reto; especialmente en zonas remotas donde, en algunos casos, no se podría conectar a la red eléctrica convencional. Por ello, una alternativa en las zonas remotas debe tener como características principales una fuente "eterna" y de muy bajo o nulo mantenimiento por los costos de acercamiento a estas zonas. En consecuencia, el recolectar/cosechar (harvest) la energía de los alrededores es una opción ideal para estas aplicaciones. La cosecha de energía es el método por el cual se puede aprovechar la energía natural omnipresente en ciertas áreas; por ejemplo, la energía térmica, ya que no importe el lugar donde nos encontremos, siempre estará presente la temperatura. Es por esto por lo que la presente tesis consiste en diseñar un circuito que eleve el bajo voltaje obtenido de la cosecha de energía de una diferencia de temperatura para alimentar circuitos de bajo consumo en zonas remotas. Para ello, se tomará como base el Circuito Elevador de Voltaje de Empuje de Dickson (Dickson Charge Pump en inglés, DCP). El primer objetivo es diseñar y simular el circuito de arranque en base a su modelo matemático teniendo en cuenta la eficiencia del número de etapas. Además, el segundo objetivo es analizar cómo varían los parámetros eléctricos de la salida del circuito al cambiar los parámetros del modelo matemático, así también como identificar las limitaciones de este modelo.Ítem Texto completo enlazado Optimización de la etapa de rectificación de un circuito de cosecha de energía de doble banda: 2.4 GHz y 5.4 GHz(Pontificia Universidad Católica del Perú, 2023-03-02) Romero Leiva, Darien Breiner; Silva Cárdenas, Carlos BernardinoLa cosecha de energía es una técnica que permite obtener pequeñas cantidades de energía. Esta energía puede almacenarse para su uso posterior. En el caso de la cosecha de energía de radiofrecuencia o a partir de ahora RF, la energía proviene de ondas electromagnéticas. Mediante esta técnica, se puede alimentar circuitos de muy bajo consumo de energía, del orden de los μJ. Para implementar la cosecha de energía es importante conocer conceptos relacionados que permitan tener una visión global de las ventajas y limitaciones de esta técnica. Por ello, en el capítulo 2, se presenta conceptos como la ecuación de transmisión de Friis, adaptación de impedancias, elevación de voltaje pasivo, parámetros de eficiencia, topologías de rectificación y gráficas de análisis de rendimiento los cuales serán útiles en el capítulo siguiente. En el capítulo 3, se presenta el procedimiento de diseño de la etapa de rectificación del circuito de cosecha de energía de doble banda: 2.45 GHz y 5.49 GHz, así como las pruebas realizadas por simulación, gráficas de resultados y análisis de estos resultados. Estos valores de frecuencia elegidos corresponden a las frecuencias centrales aproximadas usadas por el estándar IEEE 802.11 a/b/g/n o mayormente conocido como Wifi. Finalmente, se muestra que se logró hacer la cosecha de energía para señales de baja potencia entre -10 dBm y -20 dBm. Además, se obtuvo eficiencias máximas de 45.9% y 32.19 para las frecuencias de 2.45 GHz y 5.49 GHz respectivamente dentro del rango de potencias estudiado.Ítem Texto completo enlazado Evaluación eléctrica y física de métodos de generación de redes lógicas para compuertas estáticas CMOS complementarias (SCCG)(Pontificia Universidad Católica del Perú, 2023-03-02) Perez Ramirez, Jair Moises; Silva Cárdenas, Carlos BernardinoRecientemente la evolución de la industria de la microelectrónica ha permitido el desarrollo de herramientas de diseño electrónico automático (EDA), las cuales tienen por objetivo optimizar el proceso de diseño de circuitos integrados (IC). Tradicionalmente en la creación de un IC se suele utilizar el enfoque de diseño de celdas estándar; no obstante, este tipo de flujo de diseño se encuentra limitado por la cantidad de compuertas lógicas que estén definidas en la librería utilizada. Es por ello que diversos estudios han realizado investigaciones respecto a la optimización de circuitos por Compuertas CMOS Estáticas Complementarias (SCCG). En la literatura podemos encontrar diversas estrategias de diseño de compuertas SCCG; sin embargo, la métrica que se usa para definir el mejor arreglo es la cantidad de transistores, la cual carece de otros análisis concernientes a los parámetros eléctricos y físicos. Es por ello que en este trabajo de tesis se plantea evaluarlas redes de transistores SCCG generadas por el framework SwitchCraft mediante un análisis eléctrico realizado con el software CADENCE y un análisis físico de los layouts generados por medio de la herramienta ASTRAN.Ítem Texto completo enlazado Diseño de un procesador criptográfico de curvas elípticas para el dispositivo WISP(Pontificia Universidad Católica del Perú, 2023-03-02) Mendez Cabana, Igor Ivan; Silva Cárdenas, Carlos BernardinoEl internet de las cosas (IoT) está creciendo a un ritmo acelerado y con ello las redes de sensores están tomando una mayor importancia. Los nuevos avances se enfocan en disminuir los costos, facilitar la implementación y la escalabilidad de estas redes. En este sentido, la tecnología RFID es una alternativa que brinda mejoras en estos aspectos. Esto se debe a que al no usar baterías para la implementación de los nodos permite que sean más baratos y brinda más capacidad de conectividad. La plataforma WISP (Wireless Identification Sensing Platform) es una etiqueta RFID programable que facilita el desarrollo de nodos RFID y que ha facilitado la investigación de nuevos protocolos de comunicación y de seguridad en RFID. Por otro lado, un problema que afecta la adopción de esta tecnología es el gran incremento de ciberataques a nodos IoT en los últimos años. Esto se debe principalmente a su baja seguridad ya que con sus limitaciones en recursos de hardware y energía se dificulta desarrollar criptografías en software óptimas. En este trabajo se presenta la arquitectura de un procesador criptográfico de Curvas elípticas (ECC) de bajo consumo energético para un FPGA y que cumple con las limitaciones energéticas para ser utilizado con la etiqueta WISP. Además, el procesador propuesto soporta operaciones sobre GF(p) en curvas Weierstrass. Por otro lado, la operación de multiplicación modular se realiza utilizando el algoritmo Multiple Word Radix-2 Montgomery Multiplication (MWR2MM). De esta manera se puede implementar una arquitectura con forma de matriz sistólica lo que permite un alto nivel de paralelización y pipelining. Finalmente, se disminuyen las transiciones de señales y se eliminan los glitches que generan consumo energético innecesario. Se realizó la simulación utilizando un campo de 192 bits en el FPGA igloo AGL1000V2. Como resultado se obtuvo una latencia de 4,157,358 ciclos de reloj. Además, a una frecuencia de 6MHz se obtuvo una potencia de 5.74 mW lo cual implica que, a medio metro de distancia de la antena, la etiqueta WISP necesitará 1.6 segundos para completar una operación de multiplicación de punto.Ítem Texto completo enlazado Diseño de una arquitectura para estimación de movimiento fraccional según el estándar de codificación HEVC para video de alta resolución en tiempo real(Pontificia Universidad Católica del Perú, 2016-07-21) Soto León, Jorge Guillermo Martín; Silva Cárdenas, Carlos BernardinoLas labores de organizaciones especializadas como ITU-T Video Coding Experts Group e ISO/IEC Moving Picture Experts Group han permitido el desarrollo de la codificación de video a lo largo de estos años. Durante la primera década de este siglo, el trabajo de estas organizaciones estuvo centrado en el estándar H.264/AVC; sin embargo, el incremento de servicios como transmisión de video por Internet y redes móviles así como el surgimiento de mayores resoluciones como 4k u 8k llevó al desarrollo de un nuevo estándar de codificación denominado HEVC o H.265, el cual busca representar los cuadros de video con menor información sin afectar la calidad de la imagen. El presente trabajo de tesis está centrado en el módulo de Estimación de Movimiento Fraccional el cual forma parte del codificador HEVC y presenta una elevada complejidad computacional. En este trabajo, se han tomado en cuenta las mejoras incluidas por el estándar HEVC las cuales radican en los filtros de interpolación empleados para calcular las muestras fraccionales. Para verificar el algoritmo, se realizó la implementación del mismo utilizando el entorno de programación MATLAB®. Este programa también ha permitido contrastar los resultados obtenidos por medio de la simulación de la arquitectura. Posteriormente, se diseñó la arquitectura teniendo como criterios principales la frecuencia de procesamiento así como optimizar la cantidad de recursos lógicos requeridos. La arquitectura fue descrita utilizando el lenguaje de descripción de hardware VHDL y fue sintetizada para los dispositivos FPGA de la familia Virtex los cuales pertenecen a la compañía Xilinx®. La verificación funcional fue realizada por medio de la herramienta ModelSim empleando Testbenchs. Los resultados de máxima frecuencia de operación fueron obtenidos por medio de la síntesis de la arquitectura; adicionalmente, por medio de las simulaciones se verificó la cantidad de ciclos de reloj para realizar el algoritmo. Con estos datos se puede fundamentar que la arquitectura diseñada es capaz de procesar secuencias de video HDTV (1920x1080 píxeles) a una tasa de procesamiento mayor o igual a 30 cuadros por segundo.Ítem Texto completo enlazado Diseño de un modulador FM basado en la tecnología software-defined radio en FPGA(Pontificia Universidad Católica del Perú, 2014-02-12) Tonfat Seclen, Jorge Lucio; Silva Cárdenas, Carlos BernardinoLa aparición de una gran cantidad de estándares para comunicaciones inalámbricas como WLAN IEEE 802.11, WIMAX, GPRS, Bluetooth, etc. ha aumentado el problema que enfrentan los diseñadores de equipos de telecomunicaciones que requieren cada vez más espacio en sus equipos para la adición de nuevos circuitos que soporten los estándares emergentes. La tecnología Software-defined radio (SDR) ha generado la atención de las telecomunicaciones debido a que ofrece una solución al problema actual. Se basa en la idea de llevar el software lo más cerca que se pueda a la antena. Pretende reeemplazar a todos los circuitos que realizan la modulación y demodulación por un algoritmo que se ejecute en un procesador de propósito general. Esta característica le da una gran flexibilidad y adaptabilidad ante la aparición de nuevos estándares. Estas dos propiedades son las que quieren aprovechar para plantear una solución al problema que existe actualmente en las comunicaciones de emergencia en nuestro país. El problema reside en la incompatibilidad de algunos equipos para poder comunicarse debido a diferencias en las bandas de operación y en algunos casos al tipo de modulación empleado. El presente trabajo pretende mostrar una alternativa tecnológica al problema mencionado utilizando la tecnología SDR. La propuesta consiste en realizar un diseño digital basado en FPGA que sea capaz de realizar la etapa de la modulación y selección de la frecuencia utilizando un código en lenguaje C. Se utiliza el CODEC WM8731 como dispositivo para la adquisición de la señal de audio que será procesada en el FPGA, para ello se utilizará la tarjeta de desarrollo Altera DE2 Development kit como hardware para realizar las pruebas respectivas. Todo el tratamiento de la señal se realizará en banda base para luego ser moduladad a la frecuencia respectiva utilizando un sintetizador digital directo.