Facultad de Ciencias e Ingeniería
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Ítem Texto completo enlazado Diseño de un filtro pasa bajos para neural SPIKES en tecnología CMOS con voltaje de alimentación de 1V(Pontificia Universidad Católica del Perú, 2023-06-05) Bellido Alba, Alvaro Gustavo Raúl; Saldaña Pumarica, Julio CésarLos próximos capítulos de la presente tesis se contempla una revisión de dispositivos wearable como estado del arte. Lo que le sigue es una explicación de los puntos teóricos importante para el desarrollo. Finalmente, se cuenta con la solución y los resultados. Se empieza mencionando los diferentes desarrollos tecnológicos en base a los dispositivos wearable y cómo estos han tenido resultados prometedores en el uso con personas o animales. Después de eso, se menciona la motivación para continuar con el desarrollo del trabajo; y se continúa con el estado del arte de las topologías para el diseño de filtros pasabajos en tecnología CMOS. En la parte de la revisión teórica, se desarrollarán aspectos necesarios tales como el análisis en pequeña señal, la obtención función transferencia por medio del Teorema de Blackman y el método de análisis en frecuencia del profesor Ali Hajimiri, y el uso de un Level Shifter. Para finalizar, se realizarán las simulaciones en condiciones nominales y PVT para cada tipo de respuesta: AC, DC, transitoria, ruido y potencia; luego se muestra la comparativa de este trabajo con la literatura.Ítem Texto completo enlazado Diseño de un filtro de biopotenciales con un voltaje de alimentación de 1.2 voltios(Pontificia Universidad Católica del Perú, 2023-03-24) Vega Moron, Juan Pablo; Saldaña Pumarica, Julio CésarLos próximos capítulos del presente trabajo tratarán sobre una revisión del estado del arte de los dispositivos “wearable”, seguido de una revisión teórica de la tecnología CMOS para empezar una estrategia de diseño y finalizar con el diseño propuesto. Se inicia con temas relacionados a la problemática y desarrollo de los dispositivos “wearable” y La revisión del estado del arte de estos dispositivos y de la tecnología CMOS. En la revisión teórica se desarrollarán aspectos referidos al filtro que será diseñado para poder empezar una estrategia de diseño mediante las ecuaciones planteadas. Este proceso es salvaguardado por simulaciones realizadas con la herramienta “Analog Design Enviroment” de la empresa Cadence. Para finalizar se abordarán simulaciones en condiciones nominales, PVT y de Montecarlo para cada una de las respuestas del circuito: respuesta AC, respuesta DC, respuesta Transitoria y Ruido.Ítem Texto completo enlazado Diseño de un lazo de realimentación DSL para la eliminación del offset del electrodo en un amplificador capacitivo de instrumentación chopper que opera con voltaje de alimentación de 1V para electrocardiogramas(Pontificia Universidad Católica del Perú, 2022-11-21) Donayre Montoya, Christopher Abel; Saldaña Pumarica, Julio CésarEl presente trabajo de investigación desarrolla el diseño de un lazo de realimentación Servo DC (DSL), el cual buscará ser acoplado a un amplificador capacitivo de instrumentación Chopper para su uso en dispositivos wearables; por ello se limita el voltaje de alimentación a un valor de 1V. La señal principal a analizar será la de electrocardiografía (ECG), obtenida por medio de electrodos presentes en el dispositivo; sin embargo, debido a estos receptores se introduce una señal no deseada denominada como: el offset DC del electrodo (EDO). El DSL fue desarrollado como un circuito integrado, el cual funciona como integrador, filtrando la señal que se desea atenuar, de tal forma que esta realimentación interactúe con la señal de ECG, reduciendo el EDO que presenta antes de entrar a la etapa de amplificación. Por ello, se realiza el diseño del bloque integrador en una topología “fully differential” compuesto por 3 componentes principales: el transconductor (GM), el Amplificador Operacional (GM_DSL) y los capacitores del integrador (CINT). Este será desarrollado en la tecnología TSMC 180 nm; con el uso del software “Virtuoso Squematic Suite” y “Analog Design Enviroment XL” de Cadence. Las simulaciones utilizadas para este trabajo fueron: la transitoria, DC, AC y corner PVT. Dentro de los resultados obtenidos se obtuvo un GM de 390.21 pS, un GM_DSL con ganancia DC 88.8 dB y se seleccionaron capacitores CINT de 125 pF; estableciendo de esta forma una primera frecuencia de corte del circuito general alrededor de 0.5 Hz. Dicho valor es el adecuado, puesto que a magnitudes mayores que esta, comienza la señal de biopotencial ECG.