Explorando por Autor "Raygada Vargas, Erick Leonardo"

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Diseño de un amplificador de ganancia programable con disipación de potencia adaptada a la ganancia para sistemas de adquisición de señales neuronales
(Pontificia Universidad Católica del Perú, 2019-07-30) Matos Díaz, Gabriel Armando; Saldaña Pumarica, Julio César; Raygada Vargas, Erick Leonardo
El presente trabajo de investigación consiste en el diseño de un circuito amplificador con ganancia programable (PGA) para ser empleado como una segunda etapa de amplificación en sistemas de adquisición de señales neuronales. La principal estrategia de diseño es aplicar una técnica de escalabilidad de corriente, para disipar solo la potencia necesaria para cada ganancia; además logrando mantener el mismo ancho de banda para cada ganancia seleccionada. El número de ganancias de diseño son ocho, programables mediante tres bits. La topología empleada es fully differential; por ello, se incluye un circuito de realimentación de modo común (CMFB). Así mismo, en los requerimientos se consideran la estabilidad del sistema tanto para el lazo en modo diferencial como el lazo en modo común. La tecnología empleada en el diseño es AMS0.35µm en el software Virtuoso Schematic de la compañía Cadence, donde se realizaron las simulaciones y se validó el funcionamiento del circuito mediante distintos análisis. Entre los resultados obtenidos para el amplificador destacan su ganancia programable entre 6dB y 29dB con disipación de potencia promedio de 1.64µW para una fuente de alimentación de 3.3V.
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Diseño de un amplificador de ganancia programable multicanal CMOS para aplicaciones en sistemas de adquisición de señales neuronales
(Pontificia Universidad Católica del Perú, 2020-11-03) Yllahuamán Bonifas, Kelvin Thomas; Saldaña Pumarica, Julio César; Raygada Vargas, Erick Leonardo
El presente trabajo de tesis desarrolla el diseño de un amplificador de ganancia programable o Program Gain Amplifier (PGA) multicanal destinado para sistemas de adquisición de señales neuronales en electrocorticografía (ECoG). Este diseño ha sido realizado con una tecnología de 0,35 _m con una topología de amplificación OTA de dos etapas Fully Differential Current Buffer Miller con compensación Ahuja y un circuito adicional Common Mode Feedback (CMFB) tipo P, además posee un arreglo capacitivo para obtener las ganancias correspondientes. El voltaje de alimentación usado es de 3,3 V y el voltaje de modo común es de 1,65 V. El desarrollo de este amplificador está destinado para 16 canales de 20 kHz cada uno, obteniendo como finalidad obtener un ancho de banda de 1,6 MHz para todos los canales mencionados. Como resultados se llega a obtener ganancias en lazo cerrado de 0 dB, 6 dB y 12 dB para los factores de amplificación de 1, 2 y 4 respectivamente. Por otro lado, cabe destacar que el PGA posee un margen de fase mayor a 80_ manteniendo la estabilidad del circuito para las amplificaciones mencionadas. Los resultados obtenidos fueron simulados en el software Virtuoso Analog Design Enviroment de CADENCE con uso del simulador Spectre. El presente trabajo de tesis desarrolla el diseño de un amplificador de ganancia programable o Program Gain Amplifier (PGA) multicanal destinado para sistemas de adquisición de señales neuronales en electrocorticografía (ECoG). Este diseño ha sido realizado con una tecnología de 0,35 _m con una topología de amplificación OTA de dos etapas Fully Differential Current Buffer Miller con compensación Ahuja y un circuito adicional Common Mode Feedback (CMFB) tipo P, además posee un arreglo capacitivo para obtener las ganancias correspondientes. El voltaje de alimentación usado es de 3,3 V y el voltaje de modo común es de 1,65 V. El desarrollo de este amplificador está destinado para 16 canales de 20 kHz cada uno, obteniendo como finalidad obtener un ancho de banda de 1,6 MHz para todos los canales mencionados. Como resultados se llega a obtener ganancias en lazo cerrado de 0 dB, 6 dB y 12 dB para los factores de amplificación de 1, 2 y 4 respectivamente. Por otro lado, cabe destacar que el PGA posee un margen de fase mayor a 80_ manteniendo la estabilidad del circuito para las amplificaciones mencionadas. Los resultados obtenidos fueron simulados en el software Virtuoso Analog Design Enviroment de CADENCE con uso del simulador Spectre.
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Diseño de un amplificador de señales neuronales de bajo ruido y bajo consumo de potencia
(Pontificia Universidad Católica del Perú, 2014-07-25) Cerida Rengifo, Sammy; Monge Osorio, Manuel Alejandro; Raygada Vargas, Erick Leonardo
El presente trabajo de tesis consiste en el dise~no de un circuito ampli cador para ser utilizado en un sistema de adquisici on de se~nales neuronales. La topolog a del dise~no se baso en un ampli cador cascodo plegado completamente diferencial (fully-di erential folded-cascode, FDFC) adaptado a una topolog a de reciclaje (recycling [6]) en la cual se reutilizan corrientes que normalmente no se utilizan en la topolog a convencional. Los requerimientos m as importantes para este dise~no son su baja potencia y peque~na area debido al tipo de aplicaci on al que esta enfocado este trabajo. El bajo ruido referido a la entrada tambi en es un par ametro cr tico ya que el rango de voltaje de las se~nales neuronales pueden tener amplitudes tan peque~nas como 1 V . La tecnolog a en que se realiz o el dise~no es AMS0;35 m en el software CADENCE el cual utiliza el simulador SPECTRE empleando el modelo BSIM3V3. Asimismo, se valid o el buen funcionamiento del circuito mediante las simulaciones correspondientes de circuitos de bancos de pruebas (testbench). Los resultados destacables del ampli cador son su ruido referido a la entrada de 1;59 V , potencia de 105;98 W para una alimentaci on de 3;3V , una ganancia de lazo abierto de 113;7dB, ganancia de lazo cerrado de 45;5dB y un ancho de banda de 7;512kHz. El area total del circuito ampli cador es 0;122mm2.
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Diseño de un circuito estimador de la tasa de disparos de un detector de impulsos eléctricos neuronales
(Pontificia Universidad Católica del Perú, 2020-02-17) Gutiérrez Rojas, Cinthia Zobeida; Saldaña Pumarica, Julio César; Raygada Vargas, Erick Leonardo
El desarrollo de la tecnología enfocada a la medicina relacionada al sector de enfermedades ligadas al sistema nervioso ha requerido de dispositivos capaces de detectar de manera precisa las señales que emite, siendo estas los impulsos eléctricos neuronales, ya que mediante las mismas se puede obtener la información que se transmite de neurona en neurona tales como movimientos psicomotrices o captaciones sensoriales. Una alternativa desarrollada para la detección de estos impulsos son los circuitos implantables en el cerebro, los cuales obtienen las señales neuronales de manera extracelular; es decir, obtención de señales de neuronas cercanas a un electrodo mediante penetración de la corteza cerebral. Es posible del uso de una etapa de detección para la obtener los impulsos mas es necesaria la diferenciación entre la señal neuronal y el ruido existente. Se hace uso de un filtro dentro de la detección, pero este solo filtra el ruido que tiene distinta frecuencia a la emitida por una neurona y no el obtenido de las neuronas alejadas al electrodo. Por ello, el establecimiento de un nivel de comparación permite la correcta detección de estos impulsos eléctricos neuronales, siendo una manera de obtenerlo mediante la estimación de la tasa de disparo del detector. La presente tesis tuvo como objetivo el diseño de un circuito estimador en tecnología CMOS capaz de obtener la estimación de la tasa de disparo de un detector de impulsos eléctricos neuronales. El estimador consiste en un comparador que identifica los instantes que la señal neuronal es mayor a un valor umbral fijo y un filtro Gm-C retroalimentado cuya salida es un valor proporcional a la tasa de disparo del comparador. En la tesis se describen los circuitos analógicos basados en tecnología 0.35um CMOS de AMS utilizados para los diseños del comparador y del filtro; asimismo, el diseño de los mismos y del estimador. También, se presentan los resultados obtenidos en las simulaciones mediante el software de simulación Virtuoso Environment (Cadence Design System) donde se utilizó como señal de entrada del comparador una señal neuronal amplificada de 2s de duración.
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Diseño de un circuito integrado CMOS que varía la impedancia del receptor de un enlace inductivo de una interfaz neuronal implantada
(Pontificia Universidad Católica del Perú, 2016-03-23) Gonzalez Yañez, Hugo Cesar; Saldaña Pumarica, Julio César; Raygada Vargas, Erick Leonardo
El presente trabajo de tesis consiste en el diseño de un circuito integrado CMOS que varía la impedancia del receptor de un enlace inductivo para una interface neuronal implantada con el fin de generar una variación de voltaje en el circuito emisor de esta. Este diseño se basó básicamente en la conmutación de valores de condensadores para generar la variación de voltaje en el emisor mediante la activación o desactivación de transistores los cuales funcionan como llave. A la entrada de estos transistores se implantaron unos buffer, los cuales mejoran la transición de voltaje y los tiempos de propagación de las señales. Se realizó el diseño del esquemático del circuito así como el diseño del layout mediante el software EDA (ElectronicDesignAutomation) CADENCE. El esquemático fue desarrollado considerando dispositivos de la tecnología denominada AMS0.35. Esta tecnología pertenece a la compañía AMS y permite la fabricación de transistores MOSFET con canales de 350 nm de longitud mínima. Para la elaboración del layout se utilizó la herramienta Layout XL de Cadence y se utilizó la herramienta ASSURA para validar cada uno de los bloques. En el diseño de los layout se corroboro el uso de las reglas de diseño con la herramienta DRC (Design Rule Check), la equivalencia entre el esquemático y el layout con la herramienta LVS (Layout Versus Schematic) y finalmente la extracción de elementos parásitos usando la herramienta Assura QRC. Se convalido el funcionamiento del circuito y el cumplimiento de los requerimientos mediante simulaciones. Los resultados más destacables son los de potencia en el cual obtuvimos un valor de 167.2uW, juntos con los resultados de modulación teniendo 4 bits o 16 números para realizar la conmutación y así poder tener 16 amplitudes diferentes en el emisor, los tiempos de propagación obtenidos de 618.5ps y 660ps.El área total del circuito modulador fue de 0.0942mm2.
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Diseño de un generador de números aleatorios para aplicaciones de criptografía en tarjetas inteligentes
(Pontificia Universidad Católica del Perú, 2015-06-26) Bejar Espejo, Eduardo Alberto Martín; Saldaña Pumarica, Julio César; Raygada Vargas, Erick Leonardo
La generación de números aleatorios es un punto clave en los sistemas criptográficos,su desempeño depende del nivel de aleatoriedad que son capaces de generar. Particularmente, en aplicaciones móviles estos generadores de números aleatorios están sujetos a fuertes restricciones a nivel de diseño de circuito integrado. En la presente tesis se realizó el diseño y simulación de un circuito generador de números aleatorios en tecnología CMOS 0.35 m para el procesador criptográfico de una tarjeta inteligente (Smart Card). El método de generación consiste en el muestreo de un oscilador con jitter elevado, el cual permite dividir al circuito en tres bloques principales. El primero de ellos es el oscilador que fija la frecuencia de muestreo cuyo periodo debe ser mucho más pequeño, en promedio, que el del oscilador con jitter elevado. El segundo bloque consiste en el circuito muestreador, implementado mediante un flip flop tipo T. El tercer bloque es el oscilador afectado por jitter del cual depende, en gran medida, la calidad de los números aleatorios generados. Este consiste en un oscilador triangular donde el ruido térmico, introducido por un par de resistencias, es amplificado. Estos tres bloques, trabajando de manera conjunta, generan los números aleatorios cuya calidad se analizó mediante los algoritmos propuestos por el National Institute of Standards and Technology (NIST) para verificar si el generador es lo suficientemente aleatorio como para ser utilizado en aplicaciones criptográficas. La estructura del presente documento se detalla a continuación. En el primer capítulo se definió el problema a resolver. En el segundo capítulo, se revisaron los conceptos teóricos fundamentales relacionados a los números aleatorios y tecnología CMOS, asimismo, se presentaron diferentes metodologías actuales de generación de números aleatorios en circuitos integrados. En el tercer capítulo, se analizó con detalle la topología a usar y se realizó su diseño respectivo. En el cuarto capítulo se hicieron las simulaciones necesarias para verificar el correcto funcionamiento del circuito y se analizaron las secuencias de números obtenidas usando los algoritmos propuestos por el NIST. Finalmente, se presentan las conclusiones y recomendaciones.
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Diseño de una bomba de carga en tecnología CMOS
(Pontificia Universidad Católica del Perú, 2015-07-08) Rodríguez Mecca, Luis Enrique; Saldaña Pumarica, Julio César; Raygada Vargas, Erick Leonardo
Los circuitos integrados (chips), presentes en la mayoría de sistemas electrónicos, vienen evolucionando en términos de la complejidad de la función que realizan. Para lograr eso, los procesos de fabricación de circuitos integrados mejoran continuamente en términos de las dimensiones mínimas de los dispositivos que pueden ser integrados. Esa miniaturización constante demanda que la tensión de alimentación de los chips sea disminuida, pues de lo contrario los dispositivos más pequeños del sistema estarían sometidos a campos eléctricos suficientemente elevados para damnificar a su estructura. Lamentablemente algunas funciones realizadas en los circuitos integrados requieren de tensiones mayores a la impuesta por la integridad de los dispositivos de dimensiones mínimas. En estos casos se utilizan dispositivos mayores y se necesita de algún circuito que genere esa tensión mayor que la tensión de alimentación. La presente tesis trata del diseño de una bomba de carga que realiza la función de duplicar la tensión de alimentación. Dicho circuito está compuesto por transistores y condensadores de un proceso de fabricación CMOS que permite la formación de canales de 350nm de longitud mínima. Para concluir satisfactoriamente el diseño, se analizaron las relaciones entre parámetros de funcionamiento del circuito y parámetros de diseño tales como dimensiones geométricas de los canales de los transistores y condensadores, corriente de polarización de los transistores y atrasos entre señales digitales de control. Como resultado de ese análisis se propone un procedimiento de diseño de la bomba de carga y se aplica dicho procedimiento al diseño de circuitos con unas determinadas especificaciones de funcionamiento. Las especificaciones verificadas con herramientas de simulación son: 65 μA de corriente de salida nominal, 12,5pF de capacitancia de carga, rango de tensión de alimentación desde 1,5V hasta 3,3V, rango de tensión de salida desde 2,4V hasta 6V y una eficiencia máxima de 80%
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Diseño de una resistencia integral de alto valor aplicada a un sistema de adquisición de señales neuronales con tecnología MOS
(Pontificia Universidad Católica del Perú, 2011-10-26) Raygada Vargas, Erick Leonardo
La presente tesis presenta el diseño de una resistencia integrada, que se requiere en el bloque de filtrado de un dispositivo médico implantable para un sistema de adquisición de señales neuronales con el fin de obtener una alta constante de tiempo y no recurrir a la utilización de resistencias externas en circuitos integrados, siendo así posible abarcar un tópico actual de diseño microelectrónico con alto nivel tecnológico. Se presentan los inconvenientes que existen para su desarrollo, métodos de diseño y los requerimientos del mismo.
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Estudio y análisis de un circuito de reducción de la diferencia entre las corrientes de estimulación para la prótesis epiretinal
(Pontificia Universidad Católica del Perú, 2020-01-23) Martínez Espinoza, Jesús André; Monge Osorio, Manuel Alejandro; Raygada Vargas, Erick Leonardo
El presente trabajo de tesis consiste en el estudio y análisis de un circuito propuesto para reducir la diferencia entre los pulsos de corrientes utilizados durante la operación de la prótesis epiretinal. La topología propuesta para la calibración es hibrida; constituye de una fase analógica y una digital a fin de reducir la diferencia de corriente y almacenar un valor de cuenta para compensar la corriente generada durante el uso de la prótesis. Dentro de los requisitos para el diseño del circuito propuesto, se considera los límites en el área y potencia del chip debido a la ubicación y dificultad de acceso de la prótesis. Asimismo, se busca que el valor de la carga remanente generada por la persistencia de la corriente de mismatch no exceda el límite de 100na a fin de evitar daños en el tejido superficial. El circuito propuesto define una variable “n” la cual corresponde al número de espejos de corriente en la fase analógica, se realiza un análisis variando “n” a fin de analizar las consecuencias y ventajas que se tiene en el nivel de mismatch final y en el área ocupada en el chip por el circuito de calibración. Se utiliza la herramienta de MATLAB para simular y ejemplificar el proceso de calibración mostrando las señales de ambos pulsos en una gráfica de tiempo desde el inicio de la calibración hasta el cálculo del valor de cuenta necesario para compensar la corriente de mismatch.