Diseño de una arquitectura de un filtro digital de sobre muestreo de imágenes, en factor 2, de acuerdo al formato H.264/SVC sobre FPGA - Cano Salazar, Christian Enrique (Pontificia Universidad Católica del Perú, 2012)
El presente trabajo consiste en la realización del diseño de la arquitectura en hardware de un filtro digital tipo FIR (Respuesta al impulso finito) para sobre muestreo de imágenes de Televisión Digital, de acuerdo al estándar japonés-brasileño H.264/SVC de codificación de video escalable, con una tasa de cuadros mayor o igual a 30 cuadros por segundo (fps) para poder operar en tiempo real en un decodificador/codificador (CODEC). La arquitectura propuesta fue validada primero en software por medio del entorno de programación MATLAB®. La descripción en hardware de la arquitectura diseñada, es decir, la síntesis comportamental del software, se realizó por medio del lenguaje de descripción de hardware VHDL además de ser compatible con los modelos más modernos de FPGA’s (Arreglo de Puertas Programables en Campo) de las familias CYCLONE de la compañía Altera. Para la descripción del diseño realizado en el FPGA, se utilizó el Software Quartus II versión 9.1 sp2 Full Edition, haciendo posteriormente la verificación y validación de dicha descripción mediante el uso de la herramienta de simulación Testbench con el software ModelSim versión 6.5b de Altera. Se optó por la implementación de la arquitectura en un FPGA debido a que para hacer diseños de arquitecturas que van a operar en tiempo real, el FPGA presenta ventajas como el paralelismo de operaciones, el bajo consumo de energía respecto a otros dispositivos además del poder personalizar los recursos del dispositivo con el que se va a trabajar. El paralelismo de operaciones permite obtener una alta velocidad de procesamiento, es decir, alcanzar un menor tiempo de operación para la arquitectura. El bajo consumo de energía es una característica fundamental para equipos portátiles, además que el personalizar los recursos del dispositivo, por ejemplo el tamaño del bus de datos, permite optimizar el uso de los recursos del mismo. La operación fundamental de funcionamiento de la arquitectura diseñada se basa en tener una imagen en menor escala, es decir se parte de una imagen de pequeñas dimensiones, que presenta un tipo de resolución para un tipo de dispositivo A, en este caso se parte de una imagen con resolución QVGA (320 x 240), luego dicha imagen pasará a través del filtro de sobre muestreo con un factor de escala de 2, consiguiendo una imagen con dimensiones mayores la cual puede ser utilizada por un dispositivo B, la imagen obtenida luego de ser filtrada será de resolución VGA (640 x 480). Para realizar el sobre muestreo se utilizó el formato de imagen YCBCR, en lugar del RGB para evitar el alto grado de correlación que se tiene entre los planos en el formato RGB lo que dificulta el proceso de codificación resultando en la reducción de la eficiencia del proceso. El sobre muestreo de la imagen se realiza en forma paralela en los planos de luminancia y en los de cromaticidad, haciendo que el proceso de sobre ii muestreo se lleve a cabo en el menor tiempo posible, lo cual genera una mayor eficiencia en el proceso. Se obtuvo una frecuencia máxima de operación de 221.58 MHz, con lo que se puede llegar a procesar 1036 cuadros por segundo, con lo cual se cumplió el objetivo de poder operar a una tasa mayor de 30 cuadros por segundo (requerimiento de tiempo real). Finalmente, se efectuaron las pruebas correspondientes para la validación de la imagen sobre muestreada en el software MATLAB® respecto a hardware, analizando las matrices resultantes de las imágenes sobre muestreadas que fueron generadas tanto por software como por el hardware.
Keywords: Arquitectura de redes de computadoras; Procesamiento de imágenes digitales; Dispositivos lógicos programables; Algoritmos; https://purl.org/pe-repo/ocde/ford#2.02.01