Explorando por Autor "Mitacc Meza, Edward Máximo"

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Diseño de un sistema de transmisión/recepción basado en OFDM para comunicaciones PLC de banda ancha
(Pontificia Universidad Católica del Perú, 2014-04-04) Mitacc Meza, Edward Máximo; Benavides Aspiazu, Jorge
En el presente trabajo se realizó el diseño en hardware de una arquitectura de un sistema de transmisión-recepción de banda ancha orientado a comunicaciones por las redes eléctricas (power line communications, PLC), basado en el esquema de modulación FFT-OFDM e inspirado en el modelo de capa física del estándar IEEE 1901. La arquitectura fue descrita mediante lenguaje de descripción de hardware VHDL, para su posterior implementación en un dispositivo FPGA. El sistema diseñado consta de dos módulos principales: el transmisor y el receptor. El primero se encarga de generar una señal OFDM a partir de una trama de entrada de 4096 bits, mientras que el segundo realiza el proceso inverso, es decir, decodifica una trama de 4096 bits a partir de una señal OFDM recibida. Para los procesos de modulación y demodulación, se emplean núcleos de IFFT y FFT de 4096 puntos, y se utiliza el esquema QPSK para la codificación de cada una de las subportadoras. Asimismo, ambos módulos, transmisor y receptor, cuentan con mecanismos de codificación y corrección de errores, a fin de reducir la propagación de los mismos en los paquetes de datos transmitidos. La descripción en VHDL del sistema de transmisión-recepción diseñado fue sintetizada, utilizando las herramientas del software ISE 14.4 de Xilinx®, para el dispositivo FPGA Spartan-6 XC6SLX45. Entre los resultados obtenidos, destaca que la máxima frecuencia de operación alcanzada por el sistema es de 107,68 MHz. Asimismo, en simulaciones realizadas de la operación del sistema en presencia de modelos de ruido periódico síncrono y ruido periódico asíncrono, se obtuvieron cero errores para valores de SNR mayores a 11 dB.
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Functional verification framework of an AES encryption module
(Pontificia Universidad Católica del Perú, 2018-08-06) Plasencia Balabarca, Frank Pedro; Mitacc Meza, Edward Máximo; Raffo Jara, Mario Andrés
Over the time, the development of the digital design has increased dramatically and nowadays many different circuits and systems are designed for multiple purposes in short time lapses. However, this development has not been based only in the enhancement of the design tools, but also in the improvement of the verification tools, due to the outstanding role of the verification process that certifies the adequate performance and the fulfillment of the requirements. In the verification industry, robust methodologies such as the Universal Verification Methodology (UVM) are used, an example of this is [1], but they have not been implemented yet in countries such as Peru and they seem inconvenient for educational purposes. This research propose an alternative methodology for the verification process of designs at the industry scale with a modular structure that contributes to the development of more complex and elaborated designs in countries with little or none verification background and limited verification tools. This methodology is a functional verification methodology described in SystemVerilog and its effectiveness is evaluated in the verification of an AES (Advance Encryption Standard) encryption module obtained from [2]. The verification framework is based on a verification plan (developed in this research as well) with high quality standards as it is defined in the industry. This verification plan evaluates synchronization, data validity, signal stability, signal timing and behavior consistency using Assertions, functional coverage and code coverage. An analysis of the outcomes obtained shows that the AES encryption module was completely verified obtaining 100% of the Assertions evaluation, 100% of functional verification and over 95% of code coverage in all approaches (fsm, block, expression, toggle). Besides, the modular structure defines the intercommunication with the Design only in the bottom most level, which facilitates the reuse of the verification framework with different bus interfaces. Nonetheless, this unit level verification framework can be easily instantiated by a system level verification facilitating the scalability. Finally, the documentation, tutorials and verification plan templates were generated successfully and are aimed to the development of future projects in the GuE PUCP (Research group in Microelectronics). In conclusion, the methodology proposed for the verification framework of the AES encryption module is in fact capable of verifying designs at the industry scale with high level of reliability, defining a very detailed and standardized verification plan and containing a suitable structure for reuse and scalability.